F-Tile Interlaken Intel FPGA IP Design Example

Canllaw Cychwyn Cyflym

Mae craidd F-Tile Interlaken Intel® FPGA IP yn darparu mainc brawf efelychu. Mae dylunio caledwedd exampBydd le sy'n cefnogi casglu a phrofi caledwedd ar gael yn fersiwn meddalwedd Intel Quartus® Prime Pro Edition 21.4. Pan fyddwch chi'n cynhyrchu'r dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad.
Mae'r fainc brawf a dyluniad cynample yn cefnogi modd NRZ a PAM4 ar gyfer dyfeisiau F-tile. Mae craidd F-Tile Interlaken Intel FPGA IP yn cynhyrchu dyluniad cynamples ar gyfer y cyfuniadau a gefnogir canlynol o nifer y lonydd a chyfraddau data.

Cyfuniadau o Nifer y Lonydd a Chyfraddau Data a Gefnogir gan IP
Cefnogir y cyfuniadau canlynol yn fersiwn meddalwedd Intel Quartus Prime Pro Edition 21.3. Bydd pob cyfuniad arall yn cael ei gefnogi mewn fersiwn yn y dyfodol o'r Intel Quartus Prime Pro Edition.

Nifer y Lonydd	Cyfradd Lôn (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Oes	–	Oes	Oes	–
6	–	–	–	Oes	Oes
8	–	–	Oes	Oes	–
10	–	–	Oes	Oes	–
12	–	Oes	Oes	Oes	–

Ffigur 1.Camau Datblygu ar gyfer y Dyluniad Example

Nodyn: Bydd Casglu a Phrofi Caledwedd ar gael yn fersiwn meddalwedd Intel Quartus Prime Pro Edition 21.4.
Mae'r F-Tile Interlaken Intel FPGA IP craidd dylunio exampMae le yn cefnogi'r nodweddion canlynol:

• Modd dolen cyfresol TX i RX mewnol
• Yn cynhyrchu pecynnau maint sefydlog yn awtomatig
• Galluoedd gwirio pecynnau sylfaenol
• Y gallu i ddefnyddio Consol System i ailosod y dyluniad at ddiben ail-brofi

Ffigur 2.High-level Block Diagram

Gwybodaeth Gysylltiedig

• Canllaw Defnyddiwr IP IP Interlaken Intel FPGA F-Tile
• F-Tile Interlaken Intel FPGA Nodiadau Rhyddhau IP

Gofynion Caledwedd a Meddalwedd

I brofi y cynampGyda dylunio, defnyddiwch y caledwedd a'r meddalwedd canlynol:

• Fersiwn meddalwedd Intel Quartus Prime Pro Edition 21.3
• Consol System
• Efelychydd â Chymorth:
  • Crynodeb* VCS*
  • Crynodeb VCS MX
  • Siemens* EDA ModelSim* SE neu Questa*

Nodyn:  Cefnogaeth caledwedd ar gyfer dylunio cynampBydd ar gael yn fersiwn meddalwedd Intel Quartus Prime Pro Edition 21.4.

Cynhyrchu'r Dyluniad

Ffigur 3. Gweithdrefn

Dilynwch y camau hyn i gynhyrchu'r dyluniad example a testbench:

1. Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd i greu prosiect Intel Quartus Prime newydd, neu cliciwch File ➤ Prosiect Agored i agor prosiect Intel Quartus Prime sy'n bodoli eisoes. Mae'r dewin yn eich annog i nodi dyfais.
2. Nodwch y teulu dyfais Agilex a dewiswch ddyfais gyda F-Tile ar gyfer eich dyluniad.
3. Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar F-Tile Interlaken Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
4. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
5. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.

Ffigur 4. Exampgyda Tab Dylunio

6. Ar y tab IP, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
7. Ar yr Example Design tab, dewiswch yr opsiwn Efelychu i gynhyrchu'r fainc brawf.
Nodyn: Mae'r opsiwn synthesis ar gyfer caledwedd example design, a fydd ar gael yn fersiwn meddalwedd Intel Quartus Prime Pro Edition 21.4.
8. Ar gyfer Fformat HDL Wedi'i Gynhyrchu, mae opsiwn Verilog a VHDL ar gael.
9. Cliciwch Generate Example Dylunio. Mae'r Select Example Design Directory ffenestr yn ymddangos.
10. Os ydych chi am addasu'r dyluniad example llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (ilk_f_0_example_design), porwch i'r llwybr newydd a theipiwch y dyluniad newydd example enw cyfeiriadur.
11. Cliciwch OK.

Nodyn: Yn y dyluniad F-Tile Interlaken Intel FPGA IP exampLe, mae SystemPLL yn cael ei chyflymu'n awtomatig, a'i gysylltu â chraidd F-Tile Interlaken Intel FPGA IP. Llwybr hierarchaeth SystemPLL yn y dyluniad example yw:

example_design.test_env_inst.test_dut.dut.pll

Mae'r SystemPLL yn y dyluniad exampMae le yn rhannu'r un cloc cyfeirio 156.26 MHz â'r Transceiver.

Strwythur Cyfeiriadur

Mae craidd F-Tile Interlaken Intel FPGA IP yn cynhyrchu'r canlynol files ar gyfer y cynllun example:
Ffigur 5. Strwythur Cyfeiriadur

Tabl 2 . Dylunio Caledwedd Cynample File Disgrifiadau
rhain files yn yample_installation_dir>/ilk_f_0_exampcyfeiriadur le_design.

File Enwau	Disgrifiad
example_design.qpf	Prosiect Intel Quartus Prime file.
example_design.qsf	Gosodiadau prosiect Intel Quartus Prime file
example_design.sdc jtag_amseru_templed.sdc	Cyfyngiad Dylunio Synopsys file. Gallwch gopïo ac addasu ar gyfer eich dyluniad eich hun.
sysconsole_testbench.tcl	Prif file ar gyfer cyrchu System Console

Nodyn: Cefnogaeth caledwedd ar gyfer dylunio cynampBydd ar gael yn fersiwn meddalwedd Intel Quartus Prime Pro Edition 21.4.

Tabl 3. Testbench File Disgrifiad

hwn file yn yample_installation_dir>/ilk_f_0_example_dylunio/ exampcyfeiriadur le_design/rtl.

File Enw	Disgrifiad
top_tb.sv	Mainc brawf lefel uchaf file.

Tabl 4. Sgriptiau Testbench

rhain files yn yample_installation_dir>/ilk_f_0_example_dylunio/ exampcyfeiriadur le_design/testbench

File Enw	Disgrifiad
rhedeg_vcs.sh	Sgript Synopsys VCS i redeg y fainc brawf.
rhedeg_vcsmx.sh	Sgript Synopsys VCS MX i redeg y fainc brawf.
rhedeg_mentor.tcl	Sgript Siemens EDA ModelSim SE neu Questa i redeg y fainc brawf.

Efelychu'r Dyluniad Example Testbench

Ffigur 6. Gweithdrefn

Dilynwch y camau hyn i efelychu'r fainc brawf:

1. Yn yr anogwr gorchymyn, newidiwch i'r cyfeiriadur efelychu testbench. Mae'r llwybr cyfeiriadur ynample_installation_dir>/example_design/ mainc brawf.
2. Rhedeg y sgript efelychu ar gyfer yr efelychydd a gefnogir o'ch dewis. Mae'r sgript yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd. Dylai eich sgript wirio bod y cyfrif SOP ac EOP yn cyfateb ar ôl cwblhau'r efelychiad.

Tabl 5. Camau i Redeg Efelychu

Efelychydd	Cyfarwyddiadau
VCS	Yn y llinell orchymyn, teipiwch:   sh run_vcs.sh
VCS MX	Yn y llinell orchymyn, teipiwch:   sh run_vcsmx.sh
ModelSim SE neu Questa	Yn y llinell orchymyn, teipiwch:   vsim -do run_mentor.tcl Os yw'n well gennych efelychu heb fagu'r ModelSim GUI, teipiwch:   vsim -c -do run_mentor.tcl

3. Dadansoddwch y canlyniadau. Mae efelychiad llwyddiannus yn anfon ac yn derbyn pecynnau, ac yn dangos “Test PASSED”.

Y fainc brawf ar gyfer y dyluniad cynampMae le yn cwblhau'r tasgau canlynol:

• Yn cychwyn craidd IP Intel FPGA Interlaken F-Tile.
• Yn argraffu statws PHY.
• Yn gwirio cydamseriad metaffrâm (SYNC_LOCK) a ffiniau geiriau (bloc) (WORD_LOCK).
• Aros i lonydd unigol gael eu cloi a'u halinio.
• Yn dechrau trosglwyddo pecynnau.
• Yn gwirio ystadegau pecynnau:
  • Gwallau CRC24
  • SOPs
  • EOPs

Mae'r sampMae allbwn le yn dangos rhediad prawf efelychu llwyddiannus:

Llunio'r Dyluniad Example

1. Sicrhau y cynample dylunio cynhyrchu yn gyflawn.
2. Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Ar y ddewislen Prosesu, cliciwch ar Start Compilation.

Dylunio Cynample Disgrifiad

Mae'r dyluniad cynampMae le yn dangos swyddogaethau craidd IP Interlaken.

Dylunio Cynample Cydrannau

Mae'r cynampMae dylunio yn cysylltu clociau cyfeirio system a PLL a chydrannau dylunio gofynnol. Mae'r cynampMae le design yn ffurfweddu'r craidd IP yn y modd loopback mewnol ac yn cynhyrchu pecynnau ar ryngwyneb trosglwyddo data defnyddiwr craidd IP TX. Mae'r craidd IP yn anfon y pecynnau hyn ar y llwybr dolennu mewnol trwy'r trosglwyddydd.
Ar ôl i'r derbynnydd craidd IP dderbyn y pecynnau ar y llwybr loopback, mae'n prosesu'r pecynnau Interlaken ac yn eu trosglwyddo ar ryngwyneb trosglwyddo data defnyddiwr RX. Mae'r cynampMae'r dyluniad yn gwirio bod y pecynnau a dderbyniwyd ac a drosglwyddir yn cyfateb.
Mae'r F-Tile Interlaken Intel IP dylunio exampMae le yn cynnwys y cydrannau canlynol:

1. F-Tile Interlaken Intel FPGA IP craidd
2. Cynhyrchydd Pecyn a Gwiriwr Pecyn
3. Cyfeirnod Teils F a System Clociau PLL Intel FPGA IP craidd

Arwyddion Rhyngwyneb

Tabl 6. Dyluniad Example Arwyddion Rhyngwyneb

Enw Porthladd	Cyfeiriad	Lled (Darnau)	Disgrifiad
mgmt_clk	Mewnbwn	1	Mewnbwn cloc system. Rhaid i amlder cloc fod yn 100 MHz.
pll_ref_clk	Mewnbwn	1	Cloc cyfeirio transceiver. Yn gyrru'r RX CDR PLL.
rx_pin	Mewnbwn	Nifer y lonydd	Pin data derbynnydd SERDES.
tx_pin	Allbwn	Nifer y lonydd	Trosglwyddo pin data SERDES.
rx_pin_n(1)	Mewnbwn	Nifer y lonydd	Pin data derbynnydd SERDES.
tx_pin_n(1)	Allbwn	Nifer y lonydd	Trosglwyddo pin data SERDES.
mac_clk_pll_ref	Mewnbwn	1	Rhaid i'r signal hwn gael ei yrru gan PLL a rhaid iddo ddefnyddio'r un ffynhonnell cloc sy'n gyrru'r pll_ref_clk. Dim ond mewn amrywiadau dyfais modd PAM4 y mae'r signal hwn ar gael.
usr_pb_reset_n	Mewnbwn	1	Ailosod system.

(1) Dim ond ar gael mewn amrywiadau PAM4.

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Map Cofrestru

Nodyn:

• Dylunio CynampMae cyfeiriad cofrestr yn dechrau gyda 0x20** tra bod cyfeiriad cofrestr craidd IP Interlaken yn dechrau gyda 0x10**.
• Mae cyfeiriad cofrestr PHY teils-F yn dechrau gyda 0x30** tra bod cyfeiriad cofrestr FEC teils-F yn dechrau gyda 0x40**. Dim ond yn y modd PAM4 y mae cofrestr FEC ar gael.
• Cod mynediad: RO — Darllen yn Unig, ac RW — Darllen/Ysgrifennu.
• Mae consol system yn darllen y dyluniad cynample yn cofrestru ac yn adrodd ar statws y prawf ar y sgrin.

Tabl 7. Dyluniad Example Cofrestru Map

Gwrthbwyso	Enw	Mynediad	Disgrifiad
8'h00	Wedi'i gadw
8'h01	Wedi'i gadw
8'h02	System PLL ailosod	RO	Mae'r darnau canlynol yn nodi cais ailosod system PLL a galluogi gwerth: • Did [0] – sys_pll_rst_req • Did [1] – sys_pll_rst_cy
8'h03	Lôn RX wedi'i halinio	RO	Yn dangos aliniad lôn RX.
8'h04	GAIR dan glo	RO	[NUM_LANES–1:0] – Dull adnabod ffiniau geiriau (bloc).
8'h05	Cysoni wedi'i gloi	RO	[NUM_LANES–1:0] – Cydamseru Metaframe.
8'h06 – 8'h09	Cyfrif gwall CRC32	RO	Yn dangos y cyfrif gwallau CRC32.
8'h0A	Cyfrif gwall CRC24	RO	Yn dangos y cyfrif gwallau CRC24.
8'h0B	Signal gorlif/tanlif	RO	Mae'r darnau canlynol yn nodi: • Did [3] – signal tanlif TX • Did [2] – signal gorlif TX • Did [1] – signal gorlif RX
8'h0C	Cyfrif SOP	RO	Yn dangos nifer y SOP.
8'h0D	Cyfrif EOP	RO	Yn dangos nifer yr EOP
8'h0E	Cyfrif gwall	RO	Yn nodi nifer y gwallau canlynol: • Colli aliniad lôn • Gair rheoli anghyfreithlon • Patrwm fframio anghyfreithlon • SOP neu EOP dangosydd ar goll
8'h0F	anfon_data_mm_clk	RW	Ysgrifennwch 1 i did [0] i alluogi signal y generadur.
8'h10	Gwall gwiriwr		Yn dynodi gwall y gwiriwr. (Gwall data SOP, gwall rhif Sianel, a gwall data PLD)
8'h11	Clo system PLL	RO	Mae did [0] yn dynodi arwydd clo PLL.
8'h14	TX cyfrif SOP	RO	Yn dangos nifer y SOP a gynhyrchir gan y generadur pecynnau.
8'h15	TX EOP cyfrif	RO	Yn dangos nifer yr EOP a gynhyrchir gan y generadur pecynnau.
8'h16	Pecyn parhaus	RW	Ysgrifennwch 1 i did [0] i alluogi'r pecyn di-dor.
parhad…

Gwrthbwyso	Enw	Mynediad	Disgrifiad
8'h39	Cyfrif gwallau ECC	RO	Yn dangos nifer y gwallau ECC.
8'h40	Cywiro cyfrif gwallau ECC	RO	Yn dangos nifer y gwallau ECC wedi'u cywiro.
8'h50	teils_tx_rst_n	WO	Ailosod teils i SRC ar gyfer TX.
8'h51	teils_rx_rst_n	WO	Ailosod teils i SRC ar gyfer RX.
8'h52	teils_tx_rst_ack_n	RO	Cydnabod ailosod teils gan SRC ar gyfer TX.
8'h53	teils_rx_rst_ack_n	RO	Cydnabod ailosod teils gan SRC ar gyfer RX.

Ailosod

Yng nghraidd IP F-Tile Interlaken Intel FPGA IP, rydych chi'n cychwyn yr ailosodiad (reset_n = 0) ac yn dal nes bod y craidd IP yn dychwelyd cydnabyddiaeth ailosod (reset_ack_n=0). Ar ôl i'r ailosod gael ei dynnu (reset_n=1), mae'r gydnabyddiaeth ailosod yn dychwelyd i'w gyflwr cychwynnol
(ailosod_ack_n=1). Yn y dyluniad example, mae cofrestr rst_ack_sticky yn dal yr honiad ailosod cydnabod ac yna'n sbarduno tynnu'r ailosodiad (reset_n=1). Gallwch ddefnyddio dulliau amgen sy'n gweddu i'ch anghenion dylunio.

Pwysig: Mewn unrhyw sefyllfa lle mae angen y ddolen gyfresol fewnol, rhaid i chi ryddhau TX a RX y deilsen-F ar wahân mewn trefn benodol. Cyfeiriwch at y sgript consol system am ragor o wybodaeth.

Ffigur 7.Ailosod Dilyniant yn y Modd NRZ

Ffigur 8.Ailosod Dilyniant yn Modd PAM4

F-Tile Interlaken Intel FPGA IP Design Example Archifau Canllaw Defnyddwyr

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

Fersiwn Intel Quartus Prime	Fersiwn Craidd IP	Canllaw Defnyddiwr
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Hanes Adolygu Dogfennau ar gyfer F-Tile Interlaken Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2021.10.04	21.3	3.0.0	• Ychwanegwyd cefnogaeth ar gyfer cyfuniadau cyfradd lonydd newydd. Am ragor o wybodaeth, cyfeiriwch at Tabl: Cyfuniadau a Gefnogir gan IP o Nifer y Lonydd a Chyfradd Data. • Wedi diweddaru'r rhestr efelychydd a gefnogir yn yr adran: Gofynion Caledwedd a Meddalwedd. • Ychwanegwyd cofrestrau ailosod newydd yn yr adran: Map Cofrestru.
2021.06.21	21.2	2.0.0	Rhyddhad cychwynnol.

Dogfennau / Adnoddau

Intel F-Tile Interlaken Intel FPGA IP Design Example [pdfCanllaw Defnyddiwr F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, Dylunio IP Example, Dyluniad Example

Cyfeiriadau

• Llawlyfr Defnyddiwr