F Tile Serial Lite IV Canllaw Defnyddiwr IP Intel FPGA

Cynnwys cuddio

1 F Tile Serial Lite IV Intel FPGA IP

2 Dogfennau / Adnoddau

2.1 Cyfeiriadau

3 Swyddi Cysylltiedig

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA
Wedi'i ddiweddaru ar gyfer Intel® Quartus® Prime Design Suite: 22.1 Fersiwn IP: 5.0.0

Fersiwn Ar-lein Anfon Adborth

UG-20324

ID: 683074 Fersiwn: 2022.04.28

Cynnwys
Cynnwys
1. Ynghylch y F-Tile Serial Lite IV Intel® FPGA Canllaw Defnyddiwr IP……………………………………….. 4
2. F-Tile Cyfresol Lite IV Intel FPGA IP Drosview…………………………………………………………. 6 2.1. Gwybodaeth Rhyddhau……………………………………………………………………………..7 2.2. Nodweddion â Chymorth…………………………………………………………………………….. 7 2.3. Lefel Cefnogi Fersiwn IP……………………………………………………………………………..8 2.4. Cefnogaeth Graddfa Cyflymder Dyfais……………………………………………………………………………………………..8 2.5. Defnyddio Adnoddau a Chynni ……………………………………………………………………9 2.6. Effeithlonrwydd Lled Band………………………………………………………………………………. 9
3. Dechrau Arni……………………………………………………………………………………………. 11 3.1. Gosod a Thrwyddedu Intel FPGA IP Cores…………………………………………………………………………… 11 3.1.1. Modd Gwerthuso IP Intel FPGA……………………………………………………. 11 3.2. Pennu'r Paramedrau a'r Opsiynau Eiddo Deallusol………………………………………………………………………… 14 3.3. Cynhyrchwyd File Strwythur…………………………………………………………………………… 14 3.4. Efelychu Intel FPGA IP Cores……………………………………………………………………………………… 16 3.4.1. Efelychu a Dilysu'r Dyluniad………………………………………………….. 17 3.5. Syntheseiddio creiddiau IP mewn Offer EDA Eraill ………………………………………………………. 17 3.6. Llunio'r Dyluniad Llawn……………………………………………………………………………..18
4. Disgrifiad Swyddogaethol……………………………………………………………………………….. 19 4.1. TX Datapath ………………………………………………………………………………………..20 4.1.1. Addasydd TX MAC………………………………………………………………………….. 21 4.1.2. Gair Rheoli (CW) Mewnosodiad……………………………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. Amgodiwr TX MII…………………………………………………………………………….29 4.1.5. TX PCS a PMA………………………………………………………………………….. 30 4.2. RX Datapath………………………………………………………………………………………………………………. 30 4.2.1. RX PCS a PMA………………………………………………………………………….. 31 4.2.2. Datgodiwr RX MII………………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………….. 31 4.2.4. RX Desg……………………………………………………………………………….32 4.2.5. Tynnu RX CW……………………………………………………………………………35 4.3. F-Tile Serial Lite IV Pensaernïaeth Cloc IP Intel FPGA …………………………………………. 36 4.4. Ailosod a Chysylltu Cychwynnol…………………………………………………………………………………………..37 4.4.1. Dilyniant Ailosod a Chychwyn TX…………………………………………………. 38 4.4.2. Dilyniant Ailosod a Chychwyn RX…………………………………………………. 39 4.5. Cyfradd Gyswllt a Chyfrifiad Effeithlonrwydd Lled Band……………………………………………………………………………….. 40
5. Paramedrau………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Arwyddion Rhyngwyneb IP Intel FPGA…………………………………………….. 44 6.1. Arwyddion Cloc……………………………………………………………………………………….44 6.2. Arwyddion Ailosod……………………………………………………………………………………………………………… 44 6.3. Arwyddion MAC……………………………………………………………………………………………………………….. 45 6.4. Arwyddion Ailgyflunio Trosglwyddyddion……………………………………………………………… 48 6.5. Arwyddion PMA……………………………………………………………………………………….. 49

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 2

Anfon Adborth

Cynnwys
7. Dylunio gyda F-Tile Serial Lite IV Intel FPGA IP………………………………………………………………………… 51 7.1. Canllawiau Ailosod……………………………………………………………………………….. 51 7.2. Canllawiau Trin Gwallau…………………………………………………………………………..51
8. F-Tile Serial Lite IV Archifau Canllaw Defnyddwyr IP Intel FPGA …………………………………………. 52 9. Hanes Adolygu Dogfennau ar gyfer y F-Tile Serial Lite IV Canllaw Defnyddwyr IP Intel FPGA………53

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 3

683074 | 2022.04.28 Anfon Adborth

1. Ynglŷn â'r Canllaw Defnyddiwr IP F-Tile Serial Lite IV Intel® FPGA

Mae'r ddogfen hon yn disgrifio nodweddion IP, disgrifiad pensaernïaeth, camau i'w cynhyrchu, a chanllawiau i ddylunio'r F-Tile Serial Lite IV Intel® FPGA IP gan ddefnyddio'r trosglwyddyddion teils-F mewn dyfeisiau Intel AgilexTM.

Cynulleidfa Fwriadol

Mae'r ddogfen hon ar gyfer y defnyddwyr canlynol:
· Penseiri dylunio i ddewis eiddo deallusol yn ystod y cyfnod cynllunio dylunio ar lefel system
· Dylunwyr caledwedd wrth integreiddio'r IP i'w dyluniad ar lefel system
· Peirianwyr dilysu yn ystod y cyfnodau efelychu a dilysu caledwedd ar lefel system

Dogfennau Cysylltiedig

Mae'r tabl canlynol yn rhestru dogfennau cyfeirio eraill sy'n gysylltiedig â'r F-Tile Serial Lite IV Intel FPGA IP.

Tabl 1 .

Dogfennau Cysylltiedig

Cyfeiriad

F-Tile Cyfresol Lite IV Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Taflen Data Dyfais Intel Agilex

Disgrifiad
Mae'r ddogfen hon yn darparu cenhedlaeth, canllawiau defnyddio, a disgrifiad swyddogaethol o ddyluniad IP F-Tile Serial Lite IV Intel FPGA exampllai mewn dyfeisiau Intel Agilex.
Mae'r ddogfen hon yn disgrifio'r nodweddion trydanol, nodweddion newid, manylebau cyfluniad, ac amseriad dyfeisiau Intel Agilex.

Tabl 2 .
CW RS-FEC PMA TX RX PAM4 NRZ

Acronymau a Geirfa Rhestr Acronymau
Acronym

Rheoli Ehangu Word Reed-Solomon Forward Gwall Cywiro Ymlyniad Corfforol Canolig Trosglwyddydd Derbynnydd Pulse-Amplitude Modyliad 4-Lefel Heb ddychwelyd i sero

parhad…

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

ISO 9001:2015 Cofrestredig

1. Ynglŷn â'r F-Tile Serial Lite IV Intel® FPGA IP Canllaw Defnyddiwr 683074 | 2022.04.28

PCS MII XGMII

Acronym

Ehangu Corfforol Codio Sublayer Cyfryngau Rhyngwyneb Annibynnol 10 Gigabit Media Rhyngwyneb Annibynnol

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 5

683074 | 2022.04.28 Anfon Adborth

2. F-Tile Cyfresol Lite IV Intel FPGA IP Drosview

Ffigur 1.

Mae F-Tile Serial Lite IV Intel FPGA IP yn addas ar gyfer cyfathrebu data lled band uchel ar gyfer cymwysiadau sglodion-i-sglodion, bwrdd-i-bwrdd, a backplane.

Mae'r F-Tile Serial Lite IV Intel FPGA IP yn ymgorffori rheolaeth mynediad cyfryngau (MAC), is-haenwr codio corfforol (PCS), a blociau ymlyniad cyfryngau corfforol (PMA). Mae'r IP yn cefnogi cyflymder trosglwyddo data o hyd at 56 Gbps y lôn gydag uchafswm o bedair lôn PAM4 neu 28 Gbps y lôn gydag uchafswm o 16 lonydd NRZ. Mae'r IP hwn yn cynnig lled band uchel, fframiau uwchben isel, cyfrif I / O isel, ac mae'n cefnogi graddadwyedd uchel yn nifer y lonydd a chyflymder. Mae'r IP hwn hefyd yn hawdd ei ailgyflunio gyda chefnogaeth ystod eang o gyfraddau data gyda modd Ethernet PCS o'r transceiver F-tile.

Mae'r IP hwn yn cefnogi dau ddull trosglwyddo:
· Modd sylfaenol - Mae hwn yn fodd ffrydio pur lle mae data'n cael ei anfon heb y pecyn cychwyn, y cylch gwag, a diwedd y pecyn i gynyddu lled band. Mae'r IP yn cymryd y data dilys cyntaf fel dechrau byrstio.
· Modd llawn - Modd trosglwyddo pecynnau yw hwn. Yn y modd hwn, mae'r IP yn anfon byrstio a chylch cysoni ar ddechrau a diwedd pecyn fel amffinyddion.

Diagram Bloc Lefel Uchel Lefel Uchel V-Tile Serial Lite

Rhyngwyneb Ffrydio Avalon TX

F-Tile Cyfresol Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

darnau lonydd 64*n (modd NRZ)/ darnau lonydd 2*n (modd PAM4)

TX MAC

Mewnosoder Addasydd

MII ENCODE

PCS personol

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Darnau Lonydd (modd PAM4)/ n Darnau Lonydd (modd NRZ)
Rhyngwyneb Cyfresol TX

Rhyngwyneb Ffrydio Avalon RX
darnau lonydd 64*n (modd NRZ)/ darnau lonydd 2*n (modd PAM4)

RX PCS

CW RMV

DESGEW

MII

& ALIGN DECOD

RX MII

EMIB

DATGODIO SYNC BLOC A DARLLENYDD FEC

RX PMA

CSR

Darnau 2n Lonydd (modd PAM4)/ n Darnau Lonydd (modd NRZ) Rhyngwyneb Cyfresol RX
Ffurfwedd Cofrestr Rhyngwyneb Mapio Cof Avalon

Chwedl

Rhesymeg feddal

Rhesymeg galed

ISO 9001:2015 Cofrestredig

2. F-Tile Cyfresol Lite IV Intel FPGA IP Drosview 683074 | 2022.04.28

Gallwch gynhyrchu F-Tile Serial Lite IV Intel FPGA IP dylunio exampllai i ddysgu mwy am y nodweddion IP. Cyfeiriwch at F-Tile Serial Lite IV Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr.
Gwybodaeth Gysylltiedig · Disgrifiad Swyddogaethol ar dudalen 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

2.1. Gwybodaeth Rhyddhau

Mae fersiynau IP Intel FPGA yn cyd-fynd â fersiynau meddalwedd Intel Quartus® Prime Design Suite tan v19.1. Gan ddechrau yn fersiwn meddalwedd Intel Quartus Prime Design Suite 19.2, mae gan Intel FPGA IP gynllun fersiwn newydd.

Gall rhif fersiwn Intel FPGA IP (XYZ) newid gyda phob fersiwn meddalwedd Intel Quartus Prime. Newid yn:

· Mae X yn dynodi adolygiad mawr o'r IP. Os ydych chi'n diweddaru meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
· Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
· Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.

Tabl 3 .

F-Tile Serial Lite IV Gwybodaeth Rhyddhau IP Intel FPGA IP

Eitem IP Fersiwn Intel Quartus Prime Fersiwn Dyddiad Rhyddhau Cod Archebu

5.0.0 22.1 2022.04.28 IP-SLITE4F

Disgrifiad

2.2. Nodweddion â Chymorth
Mae'r tabl canlynol yn rhestru'r nodweddion sydd ar gael yn F-Tile Serial Lite IV Intel FPGA IP:

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 7

2. F-Tile Cyfresol Lite IV Intel FPGA IP Drosview 683074 | 2022.04.28

Tabl 4 .

F-Tile Cyfresol Lite IV Nodweddion IP Intel FPGA

Nodwedd

Disgrifiad

Trosglwyddo Data

· Ar gyfer modd PAM4:
— Mae FHT yn cefnogi dim ond 56.1, 58, a 116 Gbps y lôn gydag uchafswm o 4 lôn.
— Mae FGT yn cefnogi hyd at 58 Gbps y lôn gydag uchafswm o 12 lôn.
Cyfeiriwch at Dabl 18 ar dudalen 42 am ragor o fanylion am y cyfraddau data trosglwyddydd a gefnogir ar gyfer modd PAM4.
· Ar gyfer modd NRZ:
— Mae FHT yn cefnogi dim ond 28.05 a 58 Gbps y lôn gydag uchafswm o 4 lôn.
— Mae FGT yn cynnal hyd at 28.05 Gbps y lôn gydag uchafswm o 16 lôn.
Cyfeiriwch at Dabl 18 ar dudalen 42 am ragor o fanylion am y cyfraddau data trosglwyddydd a gefnogir ar gyfer modd NRZ.
· Yn cefnogi dulliau ffrydio parhaus (Sylfaenol) neu becyn (Llawn).
· Yn cefnogi pecynnau ffrâm uwchben isel.
· Yn cefnogi trosglwyddo ronynnedd beit ar gyfer pob maint byrstio.
· Yn cefnogi aliniad lôn wedi'i gychwyn gan ddefnyddwyr neu lôn awtomatig.
· Cefnogi cyfnod alinio rhaglenadwy.

PCS

· Yn defnyddio rhesymeg IP caled sy'n rhyngwynebu â thrawsgludyddion teils F Intel Agilex ar gyfer lleihau adnoddau rhesymeg meddal.
· Yn cefnogi modd modiwleiddio PAM4 ar gyfer manyleb 100GBASE-KP4. Mae RS-FEC bob amser wedi'i alluogi yn y modd modiwleiddio hwn.
· Yn cefnogi NRZ gyda modd modiwleiddio RS-FEC dewisol.
· Yn cefnogi datgodio amgodio 64b/66b.

Canfod a Thrin Gwallau

· Yn cefnogi gwirio gwallau CRC ar lwybrau data TX a RX. · Yn cefnogi gwirio gwallau cyswllt RX. · Yn cefnogi canfod gwallau RX PCS.

Rhyngwynebau

· Yn cefnogi trosglwyddiad pecyn deublyg llawn yn unig gyda chysylltiadau annibynnol.
· Yn defnyddio rhyng-gysylltiad pwynt-i-bwynt â dyfeisiau FPGA lluosog gyda hwyrni trosglwyddo isel.
· Yn cefnogi gorchmynion a ddiffinnir gan ddefnyddwyr.

2.3. Lefel Cefnogi Fersiwn IP

Mae meddalwedd Intel Quartus Prime a chefnogaeth dyfais Intel FPGA ar gyfer y F-Tile Serial Lite IV Intel FPGA IP fel a ganlyn:

Tabl 5 .

Fersiwn IP a Lefel Cymorth

Intel Quartus Prime 22.1

Transceivers Dyfais Intel Agilex F-tile

Fersiwn IP Dylunio Caledwedd Casglu Efelychu

5.0.0

2.4. Cefnogaeth Gradd Cyflymder Dyfais
Mae'r F-Tile Serial Lite IV Intel FPGA IP yn cefnogi'r graddau cyflymder canlynol ar gyfer dyfeisiau Intel Agilex F-tile: · Gradd cyflymder transceiver: -1, -2, a -3 · Gradd cyflymder craidd: -1, -2, a - 3

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 8

Anfon Adborth

2. F-Tile Cyfresol Lite IV Intel FPGA IP Drosview 683074 | 2022.04.28

Gwybodaeth Gysylltiedig
Dalen Data Dyfais Intel Agilex Mwy o wybodaeth am y gyfradd data a gefnogir mewn traws-gadwyddion teils-F Intel Agilex.

2.5. Defnyddio Adnoddau a Chwyrn

Cafwyd yr adnoddau a'r hwyrni ar gyfer yr F-Tile Serial Lite IV Intel FPGA IP o fersiwn meddalwedd Intel Quartus Prime Pro Edition 22.1.

Tabl 6 .

Intel Agilex F-Tile Serial Lite IV Defnyddio Adnoddau IP Intel FPGA
Mae'r mesuriad hwyrni yn seiliedig ar hwyrni'r daith gron o'r mewnbwn craidd TX i'r allbwn craidd RX.

Math o Transceiver

Amrywiad

Nifer y Lonydd Data Modd RS-FEC ALM

Latency (cylch cloc craidd TX)

FGT

28.05 Gbps NRZ 16

Anabl Sylfaenol 21,691 65

Anabl Llawn 22,135 65

Sylfaenol Galluogwyd 21,915 189

Llawn Galluog 22,452 189

58 Gbps PAM4 12

Sylfaenol Galluogwyd 28,206 146

Llawn Galluog 30,360 146

FHT

58 Gbps NRZ

Sylfaenol Galluogwyd 15,793 146

Llawn Galluog 16,624 146

58 Gbps PAM4 4

Sylfaenol Galluogwyd 15,771 154

Llawn Galluog 16,611 154

116 Gbps PAM4 4

Sylfaenol Galluogwyd 21,605 128

Llawn Galluog 23,148 128

2.6. Effeithlonrwydd Lled Band

Tabl 7 .

Effeithlonrwydd Lled Band

Newidynnau modd Transceiver

PAM4

Modd ffrydio RS-FEC

Llawn Galluogi

Sylfaenol Galluogi

Cyfradd didau rhyngwyneb cyfresol mewn Gbps (RAW_RATE)
Maint byrstio trosglwyddiad mewn nifer o eiriau (BURST_SIZE) (1)
Cyfnod alinio yn y gylchred cloc (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Gosodiadau

NRZ

Llawn

Anabl

Galluogwyd

28.0

2,048

4,096

Sylfaenol Anabl 28.0

Wedi galluogi 28.0

4,194,304

4,096

4,096 yn parhau…

(1) Mae'r BURST_SIZE ar gyfer modd Sylfaenol yn nesáu at anfeidredd, felly defnyddir nifer fawr.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 9

2. F-Tile Cyfresol Lite IV Intel FPGA IP Drosview 683074 | 2022.04.28

Newidynnau

Gosodiadau

64/66b amgodio

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Uwchben maint byrstio mewn nifer o eiriau (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Cyfnod marciwr aliniad 81,915 yn y gylchred cloc (ALIGN_MARKER_PERIOD)

81,915

81,916

Lled marciwr aliniad yn 5

cylch cloc

(ALIGN_MARKER_WIDTH)

Effeithlonrwydd lled band (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Cyfradd effeithiol (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Amledd cloc defnyddiwr uchaf (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Gwybodaeth Berthnasol Cyfrifiad Effeithlonrwydd Cyfradd a Lled Band ar dudalen 40

(2) Yn y modd Llawn, mae maint BURST_SIZE_OVHD yn cynnwys y START/END Geiriau Rheoli pâr mewn ffrwd data.
(3) Ar gyfer modd Sylfaenol, BURST_SIZE_OVHD yw 0 oherwydd nid oes START/END yn ystod ffrydio.
(4) Cyfeiriwch at Gyfradd Gyswllt a Chyfrifiad Effeithlonrwydd Lled Band ar gyfer cyfrifo effeithlonrwydd lled band.
(5) Cyfeiriwch at Gyfradd Gyswllt a Chyfrifiad Effeithlonrwydd Lled Band i gael cyfrifiad cyfradd effeithiol.
(6) Cyfeiriwch at Gyfradd Gyswllt a Chyfrifiad Effeithlonrwydd Lled Band ar gyfer cyfrifiad amlder cloc defnyddiwr uchaf.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 10

Anfon Adborth

683074 | 2022.04.28 Anfon Adborth

3. Cychwyn Arni

3.1. Gosod a Thrwyddedu Intel FPGA IP Cores

Mae gosodiad meddalwedd Intel Quartus Prime yn cynnwys llyfrgell IP Intel FPGA. Mae'r llyfrgell hon yn darparu llawer o greiddiau IP defnyddiol ar gyfer eich defnydd cynhyrchu heb fod angen trwydded ychwanegol. Mae rhai creiddiau IP Intel FPGA yn gofyn am brynu trwydded ar wahân ar gyfer defnydd cynhyrchu. Mae Modd Gwerthuso IP Intel FPGA yn caniatáu ichi werthuso'r creiddiau IP Intel FPGA trwyddedig hyn mewn efelychu a chaledwedd, cyn penderfynu prynu trwydded graidd IP cynhyrchu llawn. Nid oes ond angen i chi brynu trwydded gynhyrchu lawn ar gyfer creiddiau Intel IP trwyddedig ar ôl i chi gwblhau profion caledwedd a'ch bod yn barod i ddefnyddio'r IP wrth gynhyrchu.

Mae meddalwedd Intel Quartus Prime yn gosod creiddiau IP yn y lleoliadau canlynol yn ddiofyn:

Ffigur 2.

Llwybr Gosod Craidd IP
intelFPGA (_pro) quartus - Yn cynnwys ip meddalwedd Intel Quartus Prime - Yn cynnwys llyfrgell IP Intel FPGA a creiddiau IP trydydd parti altera - Yn cynnwys cod ffynhonnell llyfrgell IP Intel FPGA - Yn cynnwys ffynhonnell IP Intel FPGA files

Tabl 8 .

Lleoliadau Gosod Craidd IP

Lleoliad

Meddalwedd

:intelFPGA_proquartusipaltera

Argraffiad Intel Quartus Prime Pro

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Llwyfan Windows* Linux*

Nodyn:

Nid yw meddalwedd Intel Quartus Prime yn cefnogi mannau yn y llwybr gosod.

3.1.1. Modd Gwerthuso IP Intel FPGA
Mae Modd Gwerthuso IP Intel FPGA rhad ac am ddim yn caniatáu ichi werthuso creiddiau IP trwyddedig Intel FPGA mewn efelychiad a chaledwedd cyn eu prynu. Mae Modd Gwerthuso IP Intel FPGA yn cefnogi'r gwerthusiadau canlynol heb drwydded ychwanegol:
· Efelychu ymddygiad craidd IP trwyddedig Intel FPGA yn eich system. · Gwiriwch ymarferoldeb, maint a chyflymder y craidd IP yn gyflym ac yn hawdd. · Cynhyrchu rhaglennu dyfeisiau â therfyn amser files ar gyfer dyluniadau sy'n cynnwys creiddiau IP. · Rhaglennu dyfais gyda'ch craidd IP a gwirio eich dyluniad mewn caledwedd.

ISO 9001:2015 Cofrestredig

3. Cychwyn Arni
683074 | 2022.04.28
Mae Modd Gwerthuso IP Intel FPGA yn cefnogi'r dulliau gweithredu canlynol:
· Tethered - Yn caniatáu rhedeg y dyluniad sy'n cynnwys yr IP Intel FPGA trwyddedig am gyfnod amhenodol gyda chysylltiad rhwng eich bwrdd a'r cyfrifiadur gwesteiwr. Mae modd clymu yn gofyn am grŵp gweithredu prawf ar y cyd cyfresol (JTAG) cebl wedi'i gysylltu rhwng y JTAG porthladd ar eich bwrdd a'r cyfrifiadur gwesteiwr, sy'n rhedeg y Rhaglennydd Intel Quartus Prime trwy gydol y cyfnod gwerthuso caledwedd. Dim ond isafswm gosod meddalwedd Intel Quartus Prime sydd ei angen ar y Rhaglennydd, ac nid oes angen trwydded Intel Quartus Prime arno. Mae'r cyfrifiadur gwesteiwr yn rheoli'r amser gwerthuso trwy anfon signal cyfnodol i'r ddyfais trwy'r JTAG porthladd. Os yw'r holl greiddiau IP trwyddedig yn y modd clymu cymorth dylunio, mae'r amser gwerthuso yn rhedeg nes bod unrhyw werthusiad craidd IP yn dod i ben. Os yw pob un o'r creiddiau IP yn cefnogi amser gwerthuso diderfyn, nid yw'r ddyfais yn rhoi amser i ffwrdd.
· Untethered – Yn caniatáu rhedeg y dyluniad sy'n cynnwys yr IP trwyddedig am gyfnod cyfyngedig. Mae'r craidd IP yn dychwelyd i fodd heb ei glymu os yw'r ddyfais yn datgysylltu o'r cyfrifiadur gwesteiwr sy'n rhedeg meddalwedd Intel Quartus Prime. Mae'r craidd IP hefyd yn dychwelyd i fodd heb ei glymu os nad yw unrhyw graidd IP trwyddedig arall yn y dyluniad yn cefnogi modd clymu.
Pan ddaw'r amser gwerthuso i ben ar gyfer unrhyw Intel FPGA IP trwyddedig yn y dyluniad, mae'r dyluniad yn stopio gweithredu. Mae'r holl graidd IP sy'n defnyddio Modd Gwerthuso IP Intel FPGA yn dod i ben ar yr un pryd pan fydd unrhyw graidd IP yn y dyluniad yn dod i ben. Pan ddaw'r amser gwerthuso i ben, rhaid i chi ail-raglennu'r ddyfais FPGA cyn parhau i ddilysu caledwedd. Er mwyn ehangu'r defnydd o'r craidd IP ar gyfer cynhyrchu, prynwch drwydded gynhyrchu lawn ar gyfer y craidd IP.
Rhaid i chi brynu'r drwydded a chynhyrchu allwedd trwydded gynhyrchu lawn cyn y gallwch gynhyrchu rhaglennu dyfais anghyfyngedig file. Yn ystod Modd Gwerthuso IP Intel FPGA, dim ond rhaglennu dyfais â therfyn amser y mae'r Compiler yn ei gynhyrchu file ( _time_limited.sof) sy'n dod i ben ar y terfyn amser.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 12

Anfon Adborth

3. Dechrau Arni 683074 | 2022.04.28

Ffigur 3.

Llif Modd Gwerthuso IP Intel FPGA
Gosodwch Feddalwedd Intel Quartus Prime gyda Llyfrgell IP Intel FPGA

Paramedroli a Chychwyn Craidd IP Intel FPGA Trwyddedig

Dilyswch yr IP mewn Efelychydd â Chymorth

Lluniwch y Dyluniad yn Meddalwedd Intel Quartus Prime

Cynhyrchu Rhaglennu Dyfais â Chyfyngiad Amser File

Rhaglennu Dyfais Intel FPGA a Gwirio Gweithrediad ar y Bwrdd
Dim IP Yn Barod ar gyfer Defnydd Cynhyrchu?
Oes Prynu Cynhyrchiad Llawn
Trwydded IP

Nodyn:

Cynnwys Eiddo Deallusol Trwyddedig mewn Cynhyrchion Masnachol
Cyfeiriwch at ganllaw defnyddiwr pob craidd IP am gamau paramedroli a manylion gweithredu.
Mae Intel yn trwyddedu creiddiau IP fesul sedd, am byth. Mae ffi'r drwydded yn cynnwys cynhaliaeth a chefnogaeth blwyddyn gyntaf. Rhaid i chi adnewyddu'r contract cynnal a chadw i dderbyn diweddariadau, atgyweiriadau i fygiau, a chymorth technegol y tu hwnt i'r flwyddyn gyntaf. Rhaid i chi brynu trwydded gynhyrchu lawn ar gyfer creiddiau IP Intel FPGA sydd angen trwydded cynhyrchu, cyn cynhyrchu rhaglennu files y gallwch eu defnyddio am gyfnod diderfyn. Yn ystod Modd Gwerthuso IP Intel FPGA, dim ond rhaglennu dyfais â therfyn amser y mae'r Compiler yn ei gynhyrchu file ( _time_limited.sof) sy'n dod i ben ar y terfyn amser. I gael eich allweddi trwydded cynhyrchu, ewch i Ganolfan Trwyddedu Hunanwasanaeth Intel FPGA.
Mae Cytundebau Trwydded Meddalwedd Intel FPGA yn llywodraethu gosod a defnyddio creiddiau IP trwyddedig, meddalwedd dylunio Intel Quartus Prime, a phob craidd IP didrwydded.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 13

3. Dechrau Arni 683074 | 2022.04.28
Gwybodaeth Gysylltiedig · Canolfan Gymorth Trwyddedu Intel FPGA · Cyflwyniad i Osod a Thrwyddedu Meddalwedd Intel FPGA
3.2. Yn nodi'r Paramedrau IP a'r Opsiynau
Mae'r golygydd paramedr IP yn caniatáu ichi ffurfweddu'ch amrywiad IP personol yn gyflym. Defnyddiwch y camau canlynol i nodi opsiynau a pharamedrau IP yn y meddalwedd Intel Quartus Prime Pro Edition.
1. Os nad oes gennych chi brosiect Intel Quartus Prime Pro Edition eisoes i integreiddio'ch F-Tile Serial Lite IV Intel FPGA IP, rhaid i chi greu un. a. Yn y Intel Quartus Prime Pro Edition, cliciwch File Dewin Prosiect Newydd i greu prosiect Quartus Prime newydd, neu File Prosiect Agored i agor prosiect Quartus Prime presennol. Mae'r dewin yn eich annog i nodi dyfais. b. Nodwch y teulu dyfais Intel Agilex a dewiswch ddyfais cynhyrchu F-tile sy'n bodloni'r gofynion gradd cyflymder ar gyfer yr IP. c. Cliciwch Gorffen.
2. Yn y Catalog IP, lleolwch a dewiswch F-Tile Serial Lite IV Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
3. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol newydd. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
4. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos. 5. Nodwch y paramedrau ar gyfer eich amrywiad IP. Cyfeiriwch at yr adran Paramedr ar gyfer
gwybodaeth am baramedrau IP F-Tile Serial Lite IV Intel FPGA. 6. Yn ddewisol, i gynhyrchu mainc brawf efelychu neu grynhoi a dylunio caledwedd
example, dilynwch y cyfarwyddiadau yn y Design Exampgyda Canllaw Defnyddiwr. 7. Cliciwch Cynhyrchu HDL. Mae'r blwch deialog Generation yn ymddangos. 8. Nodwch allbwn file opsiynau cenhedlaeth, ac yna cliciwch Cynhyrchu. Yr amrywiad IP
files cynhyrchu yn ôl eich manylebau. 9. Cliciwch Gorffen. Mae'r golygydd paramedr yn ychwanegu'r lefel uchaf .ip file i'r presennol
prosiect yn awtomatig. Os gofynnir i chi ychwanegu'r .ip file i'r prosiect, cliciwch Prosiect Ychwanegu/Dileu Files yn Prosiect i ychwanegu'r file. 10. Ar ôl cynhyrchu a chyflymu eich amrywiad IP, gwnewch aseiniadau pin priodol i gysylltu porthladdoedd a gosod unrhyw baramedrau RTL priodol fesul achos.
Gwybodaeth Gysylltiedig Paramedrau ar dudalen 42
3.3. Cynhyrchwyd File Strwythur
Mae meddalwedd Intel Quartus Prime Pro Edition yn cynhyrchu'r allbwn IP canlynol file strwythur.
Am wybodaeth am y file strwythur y dyluniad cynample, cyfeiriwch at y F-Tile Serial Lite IV Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 14

Anfon Adborth

3. Dechrau Arni 683074 | 2022.04.28

Ffigur 4. F-Tile Serial Lite IV Intel FPGA IP Cynhyrchwyd Files
.ip – integreiddio IP file

Amrywiad IP files

_ Amrywiad IP files

example_dylunio

.cmp – datganiad cydran VHDL file _bb.v – synthesis EDA blwch du Verilog HDL file _inst.v a .vhd – Sample templedi instantiation .xml- adroddiad XML file

Example lleoliad ar gyfer eich dyluniad craidd IP example files. Y lleoliad diofyn yw example_design, ond fe'ch anogir i nodi llwybr gwahanol.

.qgsimc – Yn rhestru paramedrau efelychu i gefnogi adfywiad cynyddrannol .qgsynthc – Rhestru paramedrau synthesis i gefnogi adfywiad cynyddrannol

.qip – Yn rhestru synthesis IP files

_generation.rpt- Adroddiad cenhedlaeth IP

.sopcinfo- Integreiddio cadwyn offer meddalwedd file .html- Data map cysylltiad a chof

.csv – Pin aseiniad file

.spd – Yn cyfuno sgriptiau efelychu unigol

efelychiad files

synthesis IP synth files

.v Efelychiad lefel uchaf file

.v Synthesis IP lefel uchaf file

Sgriptiau efelychydd

Llyfrgelloedd is-graidd

synth
Synthesis subcore files

sim
Efelychu Is-graidd files

Tabl 9 .

F-Tile Cyfresol Lite IV Intel FPGA IP Cynhyrchwyd Files

File Enw

Disgrifiad

.ip

Y system Dylunydd Llwyfan neu amrywiad IP lefel uchaf file. yw'r enw rydych chi'n ei roi i'ch amrywiad IP.

.cmp

Datganiad Cydran VHDL (.cmp) file yn destun file sy'n cynnwys diffiniadau generig a phorthladd lleol y gallwch eu defnyddio wrth ddylunio VHDL files.

.html

Adroddiad sy'n cynnwys gwybodaeth am gysylltiad, map cof yn dangos cyfeiriad pob caethwas mewn perthynas â phob meistr y mae'n gysylltiedig ag ef, ac aseiniadau paramedr.

_genhedlaeth.rpt

Log cynhyrchu IP neu Ddylunydd Llwyfan file. Crynodeb o'r negeseuon yn ystod cynhyrchu IP.

.qgsimc

Yn rhestru paramedrau efelychu i gefnogi adfywiad cynyddrannol.

.qgsynthc

Yn rhestru paramedrau synthesis i gefnogi adfywiad cynyddrannol.

.qip

Yn cynnwys yr holl wybodaeth ofynnol am y gydran IP i integreiddio a llunio'r gydran IP yn y meddalwedd Intel Quartus Prime.
parhad…

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 15

3. Dechrau Arni 683074 | 2022.04.28

File Enw .sopcinfo
.csv .spd _bb.v _inst.v neu _inst.vhd .regmap
.svd
.v neu .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Disgrifiad
Yn disgrifio'r cysylltiadau a pharameterizations cydran IP yn eich system Dylunydd Platfform. Gallwch ddosrannu ei gynnwys i gael gofynion pan fyddwch chi'n datblygu gyrwyr meddalwedd ar gyfer cydrannau IP. Mae offer i lawr yr afon fel cadwyn offer Nios® II yn defnyddio hyn file. Mae'r .sopcinfo file a'r system.h file a gynhyrchwyd ar gyfer cadwyn offer Nios II yn cynnwys gwybodaeth map cyfeiriad ar gyfer pob caethwas o'i gymharu â phob meistr sy'n cyrchu'r caethwas. Efallai y bydd gan wahanol feistri fap cyfeiriad gwahanol i gael mynediad at gydran caethweision penodol.
Yn cynnwys gwybodaeth am statws uwchraddio'r gydran IP.
Mewnbwn gofynnol file ar gyfer ip-gwneud-simscript i gynhyrchu sgriptiau efelychu ar gyfer efelychwyr a gefnogir. Yr .spd file yn cynnwys rhestr o files a gynhyrchir ar gyfer efelychu, ynghyd â gwybodaeth am atgofion y gallwch eu cychwyn.
Gallwch ddefnyddio blwch du Verilog (_bb.v) file fel datganiad modiwl gwag i'w ddefnyddio fel blwch du.
HDL cynample templed instantiation. Gallwch gopïo a gludo cynnwys hwn file i mewn i'ch HDL file i gyflymu'r amrywiad IP.
Os yw IP yn cynnwys gwybodaeth cofrestr, .regmap file yn cynhyrchu. Mae'r .regmap file yn disgrifio gwybodaeth map y gofrestr o ryngwynebau meistr a chaethweision. hwn file yn ategu'r .sopcinfo file drwy ddarparu gwybodaeth gofrestr fanylach am y system. Mae hyn yn galluogi arddangos y gofrestr views ac ystadegau defnyddiwr y gellir eu haddasu yn y Consol System.
Caniatáu offer prosesydd caled (HPS) System Debug i view mapiau'r gofrestr o berifferolion sy'n gysylltiedig â HPS mewn system Dylunydd Llwyfan. Yn ystod synthesis, mae'r .svd files ar gyfer rhyngwynebau caethweision sy'n weladwy i feistri Consol System yn cael eu storio yn y .sof file yn yr adran dadfygio. Mae System Console yn darllen yr adran hon, y gall Dylunydd Llwyfan ei holi am wybodaeth map y gofrestr. Ar gyfer caethweision system, gall Dylunydd Llwyfan gael mynediad i'r cofrestrau yn ôl enw.
HDL files sy'n amrantiad pob is-fodiwl neu IP plentyn ar gyfer syntheseiddio neu efelychu.
Yn cynnwys sgript ModelSim*/QuestaSim* msim_setup.tcl i sefydlu a rhedeg efelychiad.
Yn cynnwys sgript cragen vcs_setup.sh i sefydlu a rhedeg efelychiad VCS*. Yn cynnwys sgript plisgyn vcsmx_setup.sh a synopsys_sim.setup file i sefydlu a rhedeg efelychiad VCS MX.
Yn cynnwys sgript plisgyn xcelium_setup.sh a gosodiadau eraill files sefydlu a rhedeg efelychiad Xcelium*.
Yn cynnwys HDL files ar gyfer yr is-fodiwlau IP.
Ar gyfer pob cyfeiriadur IP plentyn a gynhyrchir, mae Platform Designer yn cynhyrchu synth / a sim / is-gyfeiriaduron.

3.4. Efelychu Intel FPGA IP Cores
Mae meddalwedd Intel Quartus Prime yn cefnogi efelychiad RTL craidd IP mewn efelychwyr EDA penodol. Mae cynhyrchu IP yn ddewisol yn creu efelychiad files, gan gynnwys y model efelychu swyddogaethol, unrhyw fainc brawf (neu gynample design), a sgriptiau gosod efelychydd sy'n benodol i'r gwerthwr ar gyfer pob craidd IP. Gallwch ddefnyddio'r model efelychu swyddogaethol ac unrhyw fainc brawf neu gynample dylunio ar gyfer efelychu. Gall allbwn cynhyrchu IP hefyd gynnwys sgriptiau i lunio a rhedeg unrhyw fainc brawf. Mae'r sgriptiau'n rhestru'r holl fodelau neu lyfrgelloedd sydd eu hangen arnoch i efelychu'ch craidd IP.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 16

Anfon Adborth

3. Dechrau Arni 683074 | 2022.04.28

Mae meddalwedd Intel Quartus Prime yn darparu integreiddio â llawer o efelychwyr ac yn cefnogi llifoedd efelychiad lluosog, gan gynnwys eich llifau efelychu wedi'u sgriptio a'ch arfer eich hun. Pa lif bynnag a ddewiswch, mae efelychu craidd IP yn cynnwys y camau canlynol:
1. Cynhyrchu IP HDL, testbench (neu example design), a sgript gosod efelychydd files.
2. Gosodwch eich amgylchedd efelychydd ac unrhyw sgriptiau efelychu.
3. Llunio llyfrgelloedd model efelychu.
4. Rhedeg eich efelychydd.

3.4.1. Efelychu a Gwirio'r Dyluniad

Yn ddiofyn, mae'r golygydd paramedr yn cynhyrchu sgriptiau efelychydd-benodol sy'n cynnwys gorchmynion i lunio, ymhelaethu, ac efelychu modelau IP Intel FPGA a llyfrgell modelau efelychu files. Gallwch gopïo'r gorchmynion i'ch sgript testbench efelychu, neu olygu'r rhain files ychwanegu gorchmynion ar gyfer llunio, ymhelaethu ac efelychu eich dyluniad a'ch mainc brawf.

Tabl 10. Sgriptiau Efelychiad Craidd IP Intel FPGA

Efelychydd

File Cyfeiriadur

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xceliwm

_sim/xceliwm

Sgript msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Syntheseiddio creiddiau IP mewn Offer EDA Eraill
Yn ddewisol, defnyddiwch offeryn EDA arall a gefnogir i syntheseiddio dyluniad sy'n cynnwys creiddiau IP Intel FPGA. Pan fyddwch chi'n cynhyrchu'r synthesis craidd IP files i'w defnyddio gydag offer synthesis EDA trydydd parti, gallwch greu rhestr rhwyd amcangyfrif ardal ac amseriad. Er mwyn galluogi cynhyrchu, trowch ymlaen Creu amcangyfrifon amseru ac adnoddau ar gyfer offer synthesis EDA trydydd parti wrth addasu eich amrywiad IP.
Mae'r rhestr net amcangyfrif ardal ac amser yn disgrifio'r cysylltedd craidd IP a phensaernïaeth, ond nid yw'n cynnwys manylion am y gwir ymarferoldeb. Mae'r wybodaeth hon yn galluogi rhai offer synthesis trydydd parti i adrodd yn well ar amcangyfrifon ardal ac amseriad. Yn ogystal, gall offer synthesis ddefnyddio'r wybodaeth amseru i gyflawni optimizations sy'n cael eu gyrru gan amseru a gwella ansawdd y canlyniadau.
Mae meddalwedd Intel Quartus Prime yn cynhyrchu'r _syn.v netlist file mewn fformat Verilog HDL, waeth beth fo'r allbwn file fformat rydych chi'n ei nodi. Os ydych chi'n defnyddio'r rhestr rwyd hon ar gyfer synthesis, rhaid i chi gynnwys y pecyn craidd IP file .v neu .vhd yn eich prosiect Intel Quartus Prime.

(7) Os na wnaethoch chi sefydlu'r opsiwn offer EDA - sy'n eich galluogi i gychwyn efelychwyr EDA trydydd parti o feddalwedd Intel Quartus Prime - rhedeg y sgript hon yng nghonsol Tcl efelychydd ModelSim neu QuestaSim (nid yn y meddalwedd Intel Quartus Prime Tcl consol) i osgoi unrhyw wallau.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 17

3. Dechrau Arni 683074 | 2022.04.28
3.6. Llunio'r Dyluniad Llawn
Gallwch ddefnyddio'r gorchymyn Start Compilation ar y ddewislen Prosesu ym meddalwedd Intel Quartus Prime Pro Edition i lunio'ch dyluniad.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 18

Anfon Adborth

683074 | 2022.04.28 Anfon Adborth

4. Disgrifiad Swyddogaethol

Ffigur 5.

Mae F-Tile Serial Lite IV Intel FPGA IP yn cynnwys MAC a Ethernet PCS. Mae'r MAC yn cyfathrebu â'r PCS arferol trwy ryngwynebau MII.

Mae'r IP yn cefnogi dau ddull modiwleiddio:
· PAM4 – Yn darparu 1 i 12 nifer o lonydd i'w dewis. Mae'r IP bob amser yn cychwyn dwy sianel PCS ar gyfer pob lôn yn y modd modiwleiddio PAM4.
· NRZ – Yn darparu 1 i 16 o lonydd i'w dewis.

Mae pob modd modiwleiddio yn cefnogi dau fodd data:
· Modd sylfaenol - Mae hwn yn fodd ffrydio pur lle mae data'n cael ei anfon heb y pecyn cychwyn, y cylch gwag, a diwedd y pecyn i gynyddu lled band. Mae'r IP yn cymryd y data dilys cyntaf fel dechrau byrstio.

Trosglwyddo Data Modd Sylfaenol tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Cofrestredig

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 6.

· Modd llawn - Dyma'r trosglwyddiad data modd pecyn. Yn y modd hwn, mae'r IP yn anfon byrstio a chylch cysoni ar ddechrau a diwedd pecyn fel amffinyddion.

Trosglwyddo Data Modd Llawn tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Gwybodaeth Gysylltiedig · F-Tile Serial Lite IV Intel FPGA IP Overview ar dudalen 6 · F-Tile Serial Lite IV Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

4.1. Llwybr Data TX
Mae llwybr data TX yn cynnwys y cydrannau canlynol: · Addasydd MAC · Bloc mewnosod geiriau rheoli · CRC · amgodiwr MII · bloc PCS · bloc PMA

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 20

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28
Ffigur 7. TX Datapath

O resymeg defnyddiwr

TX MAC

Rhyngwyneb Ffrydio Avalon

Addasydd MAC

Mewnosod Geiriau Rheoli

CRC

Amgodiwr MII

MII Rhyngwyneb PCS Custom
PCS a PMA

Rhyngwyneb Cyfresol TX I Ddychymyg FPGA Arall

4.1.1. Addasydd TX MAC
Mae'r addasydd TX MAC yn rheoli'r trosglwyddiad data i resymeg y defnyddiwr gan ddefnyddio rhyngwyneb ffrydio Avalon®. Mae'r bloc hwn yn cefnogi trosglwyddo gwybodaeth a ddiffinnir gan ddefnyddwyr a rheoli llif.

Trosglwyddo Gwybodaeth a Ddiffiniwyd gan Ddefnyddiwr

Yn y modd Llawn, mae'r IP yn darparu'r signal tx_is_usr_cmd y gallwch ei ddefnyddio i gychwyn cylch gwybodaeth a ddiffinnir gan y defnyddiwr fel trosglwyddiad XOFF/XON i resymeg y defnyddiwr. Gallwch chi gychwyn y cylch trosglwyddo gwybodaeth a ddiffinnir gan y defnyddiwr trwy ddatgan y signal hwn a throsglwyddo'r wybodaeth gan ddefnyddio tx_avs_data ynghyd â haeriad signalau tx_avs_startofpacket a tx_avs_valid. Mae'r bloc wedyn yn deassert y tx_avs_ready am ddau gylchred.

Nodyn:

Mae'r nodwedd gwybodaeth a ddiffinnir gan y defnyddiwr ar gael yn y modd Llawn yn unig.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 21

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 8.

Rheoli Llif

Mae amodau lle nad yw'r TX MAC yn barod i dderbyn data o resymeg y defnyddiwr megis yn ystod y broses ail-alinio cyswllt neu pan nad oes data ar gael i'w drosglwyddo o resymeg y defnyddiwr. Er mwyn osgoi colli data oherwydd yr amodau hyn, mae'r IP yn defnyddio'r signal tx_avs_ready i reoli llif data o resymeg y defnyddiwr. Mae'r IP yn cychwyn y signal pan fydd yr amodau canlynol yn digwydd:
· Pan fydd tx_avs_startofpacket yn cael ei haeru, mae tx_avs_ready yn ddesserted am gylchred un cloc.
· Pan fydd tx_avs_endofpacket yn cael ei haeru, mae tx_avs_ready yn ddesserted am gylchred un cloc.
· Pan fydd unrhyw CWs pâr yn cael eu haeru tx_avs_ready yn ddesserted am ddau gylchred cloc.
· Pan fydd marciwr aliniad RS-FEC yn cael ei fewnosod yn y rhyngwyneb PCS arferol, mae tx_avs_ready yn ddesserted am bedwar cylch cloc.
· Pob 17 cylch cloc craidd Ethernet yn y modd modiwleiddio PAM4 a phob 33 cylch cloc craidd Ethernet yn y modd modiwleiddio NRZ. Mae'r tx_avs_ready yn ddesserted am gylchred un cloc.
· Pan fo rhesymeg defnyddiwr yn tx_avs_valid yn ystod dim trosglwyddiad data.

Mae'r diagramau amseru canlynol yn gynampllai o addasydd TX MAC gan ddefnyddio tx_avs_ready ar gyfer rheoli llif data.

Rheoli Llif gyda tx_avs_valid Deassertion a START/END Pâr o CWs

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Deasserts signal dilys

D5 D6

tx_avs_ready tx_avs_startofpacket

Deasserts signal parod ar gyfer dau gylchred i fewnosod END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN DIWEDD STRT D0 D1 D2 D3 GWAG D4

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 22

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 9.

Rheoli Llif gyda Mewnosodiad Marciwr Aliniad
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN DN +1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Ffigur 10.

Rheoli Llif gyda CWs Pâr START/DIWEDD Cyd-fynd â Mewnosod Marciwr Aliniad

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_barod

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 DIWEDD STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 DIWEDD STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 DIWEDD STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 DIWEDD STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DIWEDD STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Gair Rheoli (CW) Mewnosodiad
Mae'r F-Tile Serial Lite IV Intel FPGA IP yn adeiladu CWs yn seiliedig ar y signalau mewnbwn o resymeg y defnyddiwr. Mae'r CWs yn nodi amffinyddion pecynnau, gwybodaeth statws trosglwyddo neu ddata defnyddwyr i'r bloc PCS ac maent yn deillio o godau rheoli XGMII.
Mae'r tabl canlynol yn dangos disgrifiad o'r CWs a gefnogir:

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 23

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Tabl 11 .
DECHRAU DIWEDD ALIGN

Disgrifiad o'r GDau a Gefnogir

Nifer y Geiriau (1 gair

= 64 did)

Oes

EMPTY_CYC

Oes

IDLE

Nac ydw

DATA

Oes

Mewn-band

Disgrifiad
Dechrau amffinydd data. Diwedd amffinydd data. Gair rheoli (CW) ar gyfer aliniad RX. Cylch gwag mewn trosglwyddiad data. IDLE (allan o'r band). Llwyth tâl.

Tabl 12. Disgrifiad o'r Cae CW
Maes RSVD num_valid_bytes_eob
GWAG eop sop seop alinio CRC32 usr

Disgrifiad
Cae cadw. Gellir ei ddefnyddio ar gyfer estyniad yn y dyfodol. Clymu i 0.
Nifer y beit dilys yn y gair olaf (64-bit). Gwerth 3bit yw hwn. · 3'b000: 8 beit · 3'b001: 1 beit · 3'b010: 2 beit · 3'b011: 3 beit · 3'b100: 4 beit · 3'b101: 5 beit · 3'b110: 6 beit · 3'b111: 7 beit
Nifer y geiriau nad ydynt yn ddilys ar ddiwedd byrstio.
Yn dynodi rhyngwyneb ffrydio RX Avalon i fynnu signal diwedd pecyn.
Yn dynodi rhyngwyneb ffrydio RX Avalon i fynnu signal cychwyn pecyn.
Yn dynodi rhyngwyneb ffrydio RX Avalon i fynnu cychwyn pecyn a diwedd pecyn yn yr un cylch.
Gwiriwch aliniad RX.
Gwerthoedd CRC wedi'i gyfrifo.
Yn dangos bod y gair rheoli (CW) yn cynnwys gwybodaeth a ddiffinnir gan y defnyddiwr.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 24

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

4.1.2.1. Dechrau byrstio CW

Ffigur 11. Fformat CW dechrau byrstio

DECHRAU

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

sianel

7:0

'hFB(START)

rheoli 7:0

Tabl 13 .

Yn y modd Llawn, gallwch fewnosod y START CW trwy haeru'r signal tx_avs_startofpacket. Pan fyddwch yn datgan y signal tx_avs_startofpacket yn unig, mae'r did sop wedi'i osod. Pan fyddwch yn nodi'r signalau tx_avs_startofpacket a tx_avs_endofpacket, mae'r did seop wedi'i osod.

DECHRAU CW Gwerthoedd Maes
Sop maes/seop
usr (8)
alinio

Gwerth

Yn dibynnu ar y signal tx_is_usr_cmd:

1: Pan tx_is_usr_cmd = 1

0: Pan tx_is_usr_cmd = 0

Yn y modd Sylfaenol, mae'r MAC yn anfon START CW ar ôl i'r ailosodiad gael ei ddesasu. Os nad oes data ar gael, mae'r MAC yn anfon EMPTY_CYC wedi'i baru â END a START CWs yn barhaus nes i chi ddechrau anfon data.

4.1.2.2. CW diwedd byrstio

Ffigur 12. Fformat CW diwedd byrstio

DIWEDD

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

GWAG

7:0

RSVD

num_valid_bytes_eob

rheolaeth

7:0

(8) Cefnogir hyn yn y modd Llawn yn unig.
Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 25

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Tabl 14 .

Mae'r MAC yn mewnosod y END CW pan fydd y tx_avs_endofpacket yn cael ei haeru. Mae'r END CW yn cynnwys nifer y beit dilys ar y gair data olaf a'r wybodaeth CRC.

Mae'r gwerth CRC yn ganlyniad CRC 32-did ar gyfer y data rhwng y START CW a'r gair data cyn y END CW.

Mae'r tabl canlynol yn dangos gwerthoedd y meysydd yn DIWEDD CW.

DIWEDD Gwerthoedd Maes CW
Maes eop CRC32 num_valid_bytes_eob

Gwerth 1
Gwerth cyfrifiadurol CRC32. Nifer y bytes dilys ar y gair data olaf.

4.1.2.3. Aliniad Paru CW

Ffigur 13. Fformat CW wedi'i Baru Aliniad

UNO CW Pâr â DECHRAU/DIWEDD

Rhyngwyneb XGMII 64+8bit

DECHRAU

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 alin=1 seop=0

15:8

RSVD

7:0

' hFB

rheoli 7:0

Rhyngwyneb XGMII 64+8bit

DIWEDD

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

rheoli 7:0

Mae'r ALIGN CW yn CW pâr gyda CWs START/END neu END/START. Gallwch fewnosod y CW pâr ALIGN trwy naill ai haeru'r signal tx_link_reinit, gosod rhifydd y Cyfnod Alinio, neu gychwyn ailosodiad. Pan fydd y CW pâr ALIGN yn cael ei fewnosod, mae'r maes alinio wedi'i osod i 1 i gychwyn y bloc aliniad derbynnydd i wirio aliniad data ar draws pob lôn.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 26

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Tabl 15 .

CYD-FYND Â Gwerthoedd Maes CW
Alinio maes
eop sop usr seop

Gwerth 1 0 0 0 0

4.1.2.4. CW cylch gwag

Ffigur 14. Fformat CW cylch gwag

EMPTY_CYC Pâr gyda END/START

Rhyngwyneb XGMII 64+8bit

DIWEDD

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

rheoli 7:0

Rhyngwyneb XGMII 64+8bit

DECHRAU

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 alinio=0 seop=0

15:8

RSVD

7:0

' hFB

rheoli 7:0

Tabl 16 .

Pan fyddwch yn deassert tx_avs_valid am ddau gylchred cloc yn ystod byrstio, mae'r MAC yn mewnosod EMPTY_CYC CW wedi'i baru â END/START CWs. Gallwch ddefnyddio'r CW hwn pan nad oes data ar gael i'w drosglwyddo am ennyd.

Pan fyddwch yn deassert tx_avs_valid am un cylch, mae'r IP deasserts tx_avs_valid am ddwywaith y cyfnod o tx_avs_valid dessertion i gynhyrchu pâr o END/START CWs.

EMPTY_CYC CW Gwerthoedd Maes
Alinio maes
eop

Gwerth 0 0

parhad…

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 27

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Maes sop usr seop

Gwerth 0 0 0

4.1.2.5. CW segur

Ffigur 15. Fformat CW Segur

IDLE CW

63:56

' h07

55:48

' h07

47:40

' h07

data

39:32 31:24

' h07 ' h07

23:16

' h07

15:8

' h07

7:0

' h07

rheoli 7:0

Mae'r MAC yn mewnosod yr IDLE CW pan nad oes trosglwyddiad. Yn ystod y cyfnod hwn, mae'r signal tx_avs_valid yn isel.
Gallwch ddefnyddio'r IDLE CW pan fydd trosglwyddiad byrstio wedi'i gwblhau neu pan fydd y trosglwyddiad mewn cyflwr segur.

4.1.2.6. Gair Data

Y gair data yw llwyth tâl pecyn. Mae'r darnau rheoli XGMII i gyd wedi'u gosod i 0 mewn fformat gair data.

Ffigur 16. Fformat Geiriau Data

Rhyngwyneb XGMII 64+8 did

GAIR DATA

63:56

data defnyddwyr 7

55:48

data defnyddwyr 6

47:40

data defnyddwyr 5

data

39:32 31:24

data defnyddiwr 4 data defnyddiwr 3

23:16

data defnyddwyr 2

15:8

data defnyddwyr 1

7:0

data defnyddwyr 0

rheoli 7:0

4.1.3. TX CRC
Gallwch chi alluogi'r bloc TX CRC gan ddefnyddio'r paramedr Galluogi CRC yn y Golygydd Paramedr IP. Cefnogir y nodwedd hon mewn moddau Sylfaenol a Llawn.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 28

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Mae'r MAC yn ychwanegu gwerth CRC i'r END CW trwy nodi'r signal tx_avs_endofpacket. Yn y modd SYLFAENOL, dim ond y CW ALIGN sydd wedi'i baru â END CW sy'n cynnwys maes CRC dilys.
Mae'r bloc TX CRC yn rhyngwynebu â'r bloc TX Control Word Insertion a TX MII Encode. Mae'r bloc TX CRC yn cyfrifo gwerth CRC ar gyfer data gwerth 64-did fesul cylch gan ddechrau o'r START CW hyd at y END CW.
Gallwch haeru'r signal crc_error_inject i lygru data'n fwriadol mewn lôn benodol i greu gwallau CRC.

4.1.4. Amgodiwr TX MII

Mae'r amgodiwr TX MII yn trin trosglwyddiad y pecyn o'r MAC i'r TX PCS.

Mae'r ffigur canlynol yn dangos y patrwm data ar y bws MII 8-did yn y modd modiwleiddio PAM4. Mae'r START a END CW yn ymddangos unwaith ym mhob dwy lôn MII.

Ffigur 17. PAM4 Modiwleiddio Patrwm Data MII

CYLCH 1

CYLCH 2

CYLCH 3

CYLCH 4

CYLCH 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Mae'r ffigur canlynol yn dangos y patrwm data ar y bws MII 8-did yn y modd modiwleiddio NRZ. Mae'r START a END CW yn ymddangos ym mhob lôn MII.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 29

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 18. NRZ Modiwleiddio Patrwm Data MII

CYLCH 1

CYLCH 2

CYLCH 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS a PMA
Mae'r F-Tile Serial Lite IV Intel FPGA IP yn ffurfweddu'r transceiver F-tile i modd Ethernet PCS.

4.2. Llwybr Data RX
Mae'r llwybr data RX yn cynnwys y cydrannau canlynol: · Bloc PMA · bloc PCS · datgodiwr MII · CRC · Bloc desgiw · Bloc tynnu Word Rheoli

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 30

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28
Ffigur 19. RX Datapath

I resymeg defnyddiwr Avalon Streaming Interface
RX MAC
Rheoli Dileu Geiriau
desg

CRC

Datgodiwr MII

MII Rhyngwyneb PCS Custom
PCS a PMA

Rhyngwyneb Cyfresol RX O Ddychymyg FPGA Arall
4.2.1. RX PCS a PMA
Mae'r F-Tile Serial Lite IV Intel FPGA IP yn ffurfweddu transceiver F-tile i modd Ethernet PCS.
4.2.2. Datgodiwr RX MII
Mae'r bloc hwn yn nodi a yw data sy'n dod i mewn yn cynnwys marcwyr gair rheoli ac aliniad. Mae'r datgodiwr RX MII yn allbynnu data ar ffurf 1-did dilys, dangosydd marciwr 1-did, dangosydd rheoli 1bit, a data 64-did fesul lôn.
4.2.3. RX CRC
Gallwch chi alluogi'r bloc TX CRC gan ddefnyddio'r paramedr Galluogi CRC yn y Golygydd Paramedr IP. Cefnogir y nodwedd hon mewn moddau Sylfaenol a Llawn. Mae'r bloc RX CRC yn rhyngwynebu â blociau Dileu Geiriau Rheoli RX a Datgodiwr RX MII. Mae'r IP yn honni signal rx_crc_error pan fydd gwall CRC yn digwydd.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 31

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28
Mae'r IP deasserts y rx_crc_error ar bob byrstio newydd. Mae'n allbwn i resymeg y defnyddiwr ar gyfer trin gwallau rhesymeg defnyddiwr.
4.2.4. RX Desg
Mae'r bloc desg RX yn canfod y marcwyr aliniad ar gyfer pob lôn ac yn ail-alinio'r data cyn ei anfon i'r bloc tynnu RX CW.
Gallwch ddewis gadael i'r craidd IP alinio'r data ar gyfer pob lôn yn awtomatig pan fydd gwall aliniad yn digwydd trwy osod y paramedr Galluogi Aliniad Auto yn y Golygydd paramedr IP. Os byddwch yn analluogi'r nodwedd alinio awtomatig, mae'r craidd IP yn datgan y signal rx_error i nodi gwall alinio. Rhaid i chi haeru'r rx_link_reinit i gychwyn y broses alinio lôn pan fydd gwall aliniad lôn yn digwydd.
Mae'r ddesg RX yn canfod y marcwyr aliniad yn seiliedig ar beiriant cyflwr. Mae’r diagram canlynol yn dangos y cyflyrau yn y bloc desg RX.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 32

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 20.

Peiriant Cyflwr Aliniad Lôn RX Deskew gyda Siart Llif Galluogi Aliniad Auto
Cychwyn

IDLE

Ailosod = 1 oes na

Pob PCS

nac oes

lonydd yn barod?

oes

AROS

Pob marciwr cysoni na
canfod?
oes
ALIWN

nac oes
oes Goramser?

oes
Wedi colli aliniad?
dim Diwedd

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 33

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 21.

Peiriant Cyflwr Aliniad Lôn RX Deskew gyda Siart Llif Anabl Aliniad Auto
Cychwyn

IDLE

Ailosod = 1 oes na

Pob PCS

nac oes

lonydd yn barod?

oes

oes
rx_link_reinit =1
dim GWALL

na ie Goramser?

AROS
na Pob marc cysoni
canfod?
oes ALIGN

oes
Wedi colli aliniad?
nac oes
Diwedd
1. Mae'r broses alinio yn dechrau gyda'r cyflwr IDLE. Mae'r bloc yn symud i gyflwr AROS pan fydd holl lonydd PCS yn barod a rx_link_reinit yn ddesserted.
2. Yn y cyflwr AROS, mae'r bloc yn gwirio bod yr holl farcwyr a ganfuwyd yn cael eu haeru o fewn yr un cylch. Os yw'r amod hwn yn wir, mae'r bloc yn symud i'r cyflwr ALIGNED.
3. Pan fydd y bloc yn y cyflwr ALIGNED, mae'n dangos bod y lonydd wedi'u halinio. Yn y cyflwr hwn, mae'r bloc yn parhau i fonitro aliniad lôn a gwirio a yw'r holl farcwyr yn bresennol o fewn yr un cylchred. Os nad yw o leiaf un marciwr yn bresennol yn yr un cylch a bod y paramedr Galluogi Aliniad Auto wedi'i osod, mae'r bloc yn mynd i'r

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 34

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

IDLE cyflwr i ail-gychwyn y broses alinio. Os nad yw Galluogi Aliniad Awtomatig wedi'i osod ac nad yw o leiaf un marciwr yn bresennol yn yr un cylchred, mae'r bloc yn mynd i gyflwr GWALL ac yn aros am resymeg y defnyddiwr i haeru signal rx_link_reinit i gychwyn y broses alinio lôn.

Ffigur 22. Adlinio Lonydd gyda Galluogi Aliniad Auto wedi'i Galluogi rx_core_clk

rx_link_up

rx_link_reinit

a_holl_farcwyr

Talaith Desg

ALGNED

IDLE

AROS

ALGNED

AUTO_ALIGN = 1

Ffigur 23. Adlinio Lonydd gyda Galluogi Aliniad Auto Disabled rx_core_clk

rx_link_up

rx_link_reinit

a_holl_farcwyr

Talaith Desg

ALGNED

GWALL

IDLE

AROS

ALGNED

AUTO_ALIGN = 0
4.2.5. Tynnu RX CW
Mae'r bloc hwn yn dadgodio'r CWs ac yn anfon data i resymeg y defnyddiwr gan ddefnyddio rhyngwyneb ffrydio Avalon ar ôl tynnu'r CWs.
Pan nad oes data dilys ar gael, mae'r bloc tynnu RX CW yn dessertio'r signal rx_avs_valid.
Yn y modd LLAWN, os yw did y defnyddiwr wedi'i osod, mae'r bloc hwn yn haeru'r signal rx_is_usr_cmd a defnyddir y data yn y cylch cloc cyntaf fel gwybodaeth neu orchymyn a ddiffinnir gan y defnyddiwr.
Pan fydd rx_avs_ready deasserts a rx_avs_valid yn honni, mae bloc tynnu RX CW yn cynhyrchu cyflwr gwall i resymeg y defnyddiwr.
Mae'r signalau ffrydio Avalon sy'n gysylltiedig â'r bloc hwn fel a ganlyn: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 35

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (ar gael yn y modd Llawn yn unig)
4.3. F-Tile Serial Lite IV Intel FPGA Pensaernïaeth Cloc IP
Mae gan y F-Tile Serial Lite IV Intel FPGA IP fewnbwn pedwar cloc sy'n cynhyrchu clociau i wahanol flociau: · Cloc cyfeirio transceiver (xcvr_ref_clk) - Cloc mewnbwn o'r cloc allanol
sglodion neu osgiliaduron sy'n cynhyrchu clociau ar gyfer blociau PCS arferol TX MAC, RX MAC, a TX a RX. Cyfeiriwch at Paramedrau ar gyfer ystod amlder a gefnogir. · Cloc craidd TX (tx_core_clk) – Mae'r cloc hwn yn deillio o transceiver PLL yn cael ei ddefnyddio ar gyfer TX MAC. Mae'r cloc hwn hefyd yn gloc allbwn o'r transceiver F-tile i gysylltu â rhesymeg defnyddiwr TX. · Cloc craidd RX (rx_core_clk) – Mae'r cloc hwn yn deillio o'r transceiver PLL a ddefnyddir ar gyfer desg RX FIFO a RX MAC. Mae'r cloc hwn hefyd yn gloc allbwn o'r transceiver F-tile i gysylltu â rhesymeg defnyddiwr RX. · Cloc ar gyfer rhyngwyneb ad-drefnu transceiver (reconfig_clk) - cloc mewnbwn o gylchedau cloc allanol neu osgiliaduron sy'n cynhyrchu clociau ar gyfer rhyngwyneb ad-drefnu transceiver F-tile yn y ddau datapaths TX a RX. Amledd y cloc yw 100 i 162 MHz.
Mae'r diagram bloc canlynol yn dangos parthau cloc IP F-Tile Serial Lite IV Intel FPGA a'r cysylltiadau o fewn yr IP.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 36

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 24.

F-Tile Serial Lite IV Intel FPGA Pensaernïaeth Cloc IP

Osgiliadur

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Ad-drefnu Rhyngwyneb Cloc
(ail-ffurfweddu_clk)

tx_core_clkout (cyswllt â rhesymeg defnyddiwr)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Cyfresol Lite IV Intel FPGA IP

Cloc Rhyngwyneb Ad-drefnu Transceiver

(ail-ffurfweddu_clk)

Osgiliadur

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (cyswllt â rhesymeg defnyddiwr)

clk_pll_div64[canol_ch] clk_pll_div64[n-1:0]

Data TX Rhyngwyneb Ffrydio Avalon
TX MAC

cyswllt_cyfresol[n-1:0]

desg

FIFO

Rhyngwyneb Ffrydio Avalon RX Data RX MAC

Data RX Rhyngwyneb Ffrydio Avalon
RX MAC

FIFO desg

rx_core_clkout (cyswllt â rhesymeg defnyddiwr)

rx_core_clk= clk_pll_div64[mid_ch]

PCS personol

cyswllt_cyfresol[n-1:0]

TX MAC

Data TX Rhyngwyneb Ffrydio Avalon

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (cyswllt â rhesymeg defnyddiwr)

Cloc Cyf Trosglwyddydd (xcvr_ref_clk)
Cloc Cyf Trosglwyddydd (xcvr_ref_clk)

Osgiliadur*

Chwedl

Dyfais FPGA
Parth cloc craidd TX
Parth cloc craidd RX
Parth cloc cyfeirio transceiver Dyfais allanol Signalau data

4.4. Ailosod a Chysylltu Cychwynnol
Mae gan y MAC, F-tile Hard IP, a blociau ailgyflunio signalau ailosod gwahanol: · Mae blociau TX a RX MAC yn defnyddio signalau ailosod tx_core_rst_n a rx_core_rst_n. · tx_pcs_fec_phy_reset_n a rx_pcs_fec_phy_reset_n ailosod gyriant signalau
y rheolydd ailosod meddal i ailosod yr IP caled teils-F. · Mae bloc ailgyflunio yn defnyddio'r signal ailosod reconfig_reset.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 37

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 25. Ailosod Pensaernïaeth
Data TX Rhyngwyneb Ffrydio Avalon
MAC
Avalon Streaming SYNC Data Rhyngwyneb RX

FPGA F-teils Cyfresol Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

IP Caled Teil F

Data Cyfresol TX Data Cyfresol RX

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Ailosod rhesymeg
Gwybodaeth Gysylltiedig · Canllawiau Ailosod ar dudalen 51 · F-Tile Serial Lite IV Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr
4.4.1. Dilyniant Ailosod a Chychwyn TX
Mae'r dilyniant ailosod TX ar gyfer F-Tile Serial Lite IV Intel FPGA IP fel a ganlyn: 1. Assert tx_pcs_fec_phy_reset_n, tx_core_rst_n, a reconfig_reset
ar yr un pryd i ailosod yr IP caled teils-F, MAC, a blociau ailgyflunio. Rhyddhau tx_pcs_fec_phy_reset_n ac ailosod ailgyflunio ar ôl aros am tx_reset_ack i sicrhau bod y blociau'n cael eu hailosod yn iawn. 2. Yna mae'r IP yn honni bod y signalau phy_tx_lanes_stable, tx_pll_locked, a phy_ehip_ready ar ôl ailosod tx_pcs_fec_phy_reset_n yn cael ei ryddhau, i ddangos bod y TX PHY yn barod i'w drosglwyddo. 3. Mae'r signal tx_core_rst_n deasserts ar ôl signal phy_ehip_ready mynd yn uchel. 4. Mae'r IP yn dechrau trosglwyddo nodau IDLE ar y rhyngwyneb MII unwaith y bydd y MAC allan o ailosod. Nid oes angen aliniad a sgiwio lôn TX oherwydd bod pob lôn yn defnyddio'r un cloc. 5. Wrth drosglwyddo nodau IDLE, mae'r MAC yn honni y signal tx_link_up. 6. Yna mae'r MAC yn dechrau trosglwyddo ALIGN wedi'i baru â START/END neu END/START CW ar gyfnod penodol i gychwyn proses alinio lôn y derbynnydd cysylltiedig.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 38

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 26.

Diagram Amseru Ailosod a Chychwyn Cychwyn TX
ailgyflunio_sl_clk

ailgyflunio_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

ailgyflunio_ailosod

ailgyflunio_sl_reset

tx_reset_ack

tx_pll _cloi

phy_tx_lanes_stabl

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. Dilyniant Ailosod a Chychwyn RX
Mae'r dilyniant ailosod RX ar gyfer F-Tile Serial Lite IV Intel FPGA IP fel a ganlyn:
1. Dywedwch rx_pcs_fec_phy_reset_n, rx_core_rst_n, ac reconfig_reset ar yr un pryd i ailosod yr IP caled F-tile, MAC, a blociau ailgyflunio. Rhyddhau rx_pcs_fec_phy_reset_n ac ailosod ailgyflunio ar ôl aros am rx_reset_ack i sicrhau bod y blociau'n cael eu hailosod yn iawn.
2. Yna mae'r IP yn haeru'r signal phy_rx_pcs_ready ar ôl i'r ailosodiad PCS arferol gael ei ryddhau, i ddangos bod RX PHY yn barod i'w drosglwyddo.
3. Mae'r signal rx_core_rst_n deasserts ar ôl signal phy_rx_pcs_ready yn mynd yn uchel.
4. Mae'r IP yn cychwyn y broses alinio lôn ar ôl i'r ailosodiad RX MAC gael ei ryddhau ac ar ôl derbyn ALIGN wedi'i baru â START /END neu END /START CW.
5. Mae'r bloc desg RX yn datgan y signal rx_link_up unwaith y bydd aliniad pob lôn wedi'i gwblhau.
6. Yna mae'r IP yn haeru'r signal rx_link_up i resymeg y defnyddiwr i nodi bod y cyswllt RX yn barod i ddechrau derbyn data.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 39

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28

Ffigur 27. Diagram Amseru Ailosod a Chychwyn Cychwyn RX
ailgyflunio_sl_clk

ailgyflunio_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

ailgyflunio_ailosod

ailgyflunio_sl_reset

rx_reset_ack

rx_cdr_clo

rx_block_clo

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Cyfradd Cyswllt a Chyfrifiad Effeithlonrwydd Lled Band

Mae cyfrifiad effeithlonrwydd lled band F-Tile Serial Lite IV Intel FPGA IP fel a ganlyn:

Effeithlonrwydd lled band = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabl 17. Disgrifiad Newidynnau Effeithlonrwydd Lled Band

Amrywiol

Disgrifiad

raw_rate burst_size

Dyma'r gyfradd didau a gyflawnir gan y rhyngwyneb cyfresol. raw_rate = lled SERDES * amlder cloc transceiver Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
Gwerth maint byrstio. I gyfrifo effeithlonrwydd lled band cyfartalog, defnyddiwch werth maint byrstio cyffredin. Ar gyfer y gyfradd uchaf, defnyddiwch y gwerth maint byrstio uchaf.

byrstio_size_ovhd

Mae maint byrstio gwerth gorbenion.
Yn y modd Llawn, mae'r gwerth burst_size_ovhd yn cyfeirio at y CWs pâr START a END.
Yn y modd Sylfaenol, nid oes burst_size_ovhd oherwydd nid oes CWs pâr START a END.

alinio_marciwr_cyfnod

Gwerth y cyfnod lle gosodir marciwr aliniad. Y gwerth yw cylch cloc 81920 ar gyfer llunio a 1280 ar gyfer efelychu cyflym. Ceir y gwerth hwn o resymeg galed y PCS.

align_marker_width srl4_align_period

Nifer y cylchoedd cloc lle mae signal marciwr aliniad dilys yn cael ei ddal yn uchel.
Nifer y cylchoedd cloc rhwng dau farciwr aliniad. Gallwch chi osod y gwerth hwn gan ddefnyddio'r paramedr Cyfnod Alinio yn y Golygydd Paramedr IP.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 40

Anfon Adborth

4. Disgrifiad Swyddogaethol 683074 | 2022.04.28
Mae'r cyfrifiadau cyfradd cyswllt fel a ganlyn: Cyfradd effeithiol = lled band effeithlonrwydd * raw_rate Gallwch gael yr amledd cloc defnyddiwr uchaf gyda'r hafaliad canlynol. Mae'r cyfrifiad amlder cloc defnyddiwr uchaf yn rhagdybio ffrydio data parhaus ac nid oes unrhyw gylchred IDLE yn digwydd ar resymeg y defnyddiwr. Mae'r gyfradd hon yn bwysig wrth ddylunio rhesymeg y defnyddiwr FIFO i osgoi gorlif FIFO. Amledd cloc defnyddiwr uchaf = cyfradd effeithiol / 64

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 41

683074 | 2022.04.28 Anfon Adborth

5. Paramedrau

Tabl 18. F-Tile Serial Lite IV Intel FPGA IP Disgrifiad Paramedr

Paramedr

Gwerth

Diofyn

Disgrifiad

Opsiynau Dylunio Cyffredinol

Math modiwleiddio PMA

· PAM4 · NRZ

PAM4

Dewiswch y modd modiwleiddio PCS.

Math PMA

· FHT · FGT

FGT

Yn dewis y math transceiver.

Cyfradd data PMA

· Ar gyfer modd PAM4:
— Math o drawsgludwr FGT: 20 Gbps 58 Gbps
- Math o drawsgludwr FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Ar gyfer modd NRZ:
— Math o drawsgludwr FGT: 10 Gbps 28.05 Gbps
— Math o drawsgludwr FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Mae'n pennu'r gyfradd ddata effeithiol ar allbwn y trosglwyddydd sy'n ymgorffori trawsyrru a gorbenion eraill. Cyfrifir y gwerth gan yr IP trwy dalgrynnu hyd at 1 lle degol mewn uned Gbps.

Modd PMA

· Duplex · Tx · Rx

Deublyg

Ar gyfer math transceiver FHT, mae'r cyfeiriad a gefnogir yn ddeublyg yn unig. Ar gyfer math transceiver FGT, y cyfeiriad a gefnogir yw Duplex, Tx, a Rx.

Nifer y PMA

· Ar gyfer modd PAM4:

lonydd

- 1 i 12

· Ar gyfer modd NRZ:

- 1 i 16

Dewiswch nifer y lonydd. Ar gyfer dyluniad simplex, y nifer o lonydd a gefnogir yw 1.

Amledd cloc cyfeirio PLL

· Ar gyfer math transceiver FHT: 156.25 MHz
· Ar gyfer math transceiver FGT: 27.5 MHz 379.84375 MHz, yn dibynnu ar y gyfradd data transceiver dethol.

· Ar gyfer math transceiver FHT: 156.25 MHz
· Ar gyfer math transceiver FGT: 165 MHz

Yn pennu amledd cloc cyfeirio y transceiver.

System PLL

—

cloc cyfeirio

amlder

170 MHz

Dim ond ar gael ar gyfer math transceiver FHT. Mae'n pennu cloc cyfeirio'r System PLL a bydd yn cael ei ddefnyddio fel mewnbwn Cyfeirnod F-Tile a Chlociau System PLL Intel FPGA IP i gynhyrchu cloc System PLL.

Amledd PLL system
Cyfnod Aliniad

— 128 65536

Galluogi RS-FEC

Galluogi

876.5625 MHz 128 Galluogi

Yn pennu amledd cloc System PLL.
Yn pennu cyfnod y marciwr aliniad. Rhaid i'r gwerth fod yn x2. Trowch ymlaen i alluogi'r nodwedd RS-FEC.
parhad…

ISO 9001:2015 Cofrestredig

5. Paramedrau 683074 | 2022.04.28

Paramedr

Gwerth

Diofyn

Disgrifiad

Analluogi

Ar gyfer modd modiwleiddio PAM4 PCS, mae RS-FEC bob amser wedi'i alluogi.

Rhyngwyneb Defnyddiwr

Modd ffrydio

· LLAWN · SYLFAENOL

Llawn

Dewiswch y ffrydio data ar gyfer yr IP.

Llawn: Mae'r modd hwn yn anfon cylch cychwyn pecyn a diwedd pecyn o fewn ffrâm.

Sylfaenol: Mae hwn yn fodd ffrydio pur lle mae data'n cael ei anfon heb gychwyn pecyn, yn wag, a diwedd pecyn i gynyddu lled band.

Galluogi CRC

Galluogi Analluogi

Analluogi

Trowch ymlaen i alluogi canfod a chywiro gwallau CRC.

Galluogi aliniad auto

Galluogi Analluogi

Analluogi

Trowch ymlaen i alluogi nodwedd aliniad lôn awtomatig.

Galluogi diweddbwynt dadfygio

Galluogi Analluogi

Analluogi

Pan YMLAEN, mae'r F-Tile Serial Lite IV Intel FPGA IP yn cynnwys Endpoint Debug wedi'i fewnosod sy'n cysylltu'n fewnol â rhyngwyneb cof-mapio Avalon. Gall yr IP gyflawni rhai profion a swyddogaethau dadfygio trwy JTAG defnyddio'r Consol System. Mae'r gwerth diofyn wedi'i ddiffodd.

Cyfuno Simplex (Dim ond pan fyddwch chi'n dewis dyluniad simplex deuol FGT y mae'r gosodiad paramedr hwn ar gael.)

RSFEC wedi'i alluogi ar yr IP Simplex Serial Lite IV arall sydd wedi'i osod ar yr un sianel(iau) FGT

Galluogi Analluogi

Analluogi

Trowch yr opsiwn hwn ymlaen os oes angen cymysgedd o ffurfweddiad arnoch chi gyda RS-FEC wedi'i alluogi a'i analluogi ar gyfer yr F-Tile Serial Lite IV Intel FPGA IP mewn dyluniad simplecs deuol ar gyfer modd traws-gyrru NRZ, lle mae TX a RX yn cael eu gosod ar yr un FGT sianel(i).

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 43

683074 | 2022.04.28 Anfon Adborth

6. F-Tile Cyfresol Lite IV Arwyddion Rhyngwyneb IP Intel FPGA

6.1. Arwyddion Cloc

Tabl 19. Arwyddion Cloc

Enw

Cyfeiriad Lled

Disgrifiad

tx_core_clkout

Cloc craidd allbwn TX ar gyfer rhyngwyneb PCS arferol TX, TX MAC a rhesymeg defnyddwyr i mewn

y llwybr data TX.

Cynhyrchir y cloc hwn o'r bloc PCS arferol.

rx_core_clkout

Cloc craidd allbwn RX ar gyfer y rhyngwyneb PCS arferol RX, RX desg FIFO, RX MAC

a rhesymeg defnyddwyr yn y llwybr data RX.

Cynhyrchir y cloc hwn o'r bloc PCS arferol.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Cloc cyfeirio mewnbwn Transceiver.

Pan fydd y math transceiver wedi'i osod i FGT, cysylltwch y cloc hwn â'r signal allbwn (out_refclk_fgt_0) o'r Cyfeirnod Teil F a Clociau System PLL Intel FPGA IP. Pan fydd y math transceiver wedi'i osod i FHT, cysylltwch

y cloc hwn i'r signal allbwn (out_fht_cmmpll_clk_0) o'r Cyfeirnod Teil-F a Clociau System PLL Intel FPGA IP.

Cyfeiriwch at Paramedrau ar gyfer ystod amlder a gefnogir.

Cloc mewnbwn mewnbwn ar gyfer rhyngwyneb ad-drefnu transceiver.

Amledd y cloc yw 100 i 162 MHz.

Cysylltwch y signal cloc mewnbwn hwn â chylchedau cloc allanol neu osgiliaduron.

Cloc mewnbwn mewnbwn ar gyfer rhyngwyneb ad-drefnu transceiver.

Amledd y cloc yw 100 i 162 MHz.

Cysylltwch y signal cloc mewnbwn hwn â chylchedau cloc allanol neu osgiliaduron.

allan_systempll_clk_ 1

Mewnbwn

Cloc PLL system.
Cysylltwch y cloc hwn â'r signal allbwn (out_systempll_clk_0) o'r Cyfeirnod Teils-F a Chlociau System PLL Intel FPGA IP.

Gwybodaeth Gysylltiedig Paramedrau ar dudalen 42

6.2. Ailosod Arwyddion

Tabl 20. Arwyddion Ailosod

Enw

Cyfeiriad Lled

tx_core_rst_n

Mewnbwn

Parth Cloc Asynchronous

rx_core_rst_n

Mewnbwn

Asynchronous

tx_pcs_fec_phy_reset_n 1

Mewnbwn

Asynchronous

Disgrifiad

Signal ailosod gweithredol-isel. Yn ailosod y F-Tile Serial Lite IV TX MAC.

Signal ailosod gweithredol-isel. Yn ailosod y F-Tile Serial Lite IV RX MAC.

Signal ailosod gweithredol-isel.

parhad…

ISO 9001:2015 Cofrestredig

6. F-Tile Cyfresol Lite IV Arwyddion Rhyngwyneb IP Intel FPGA 683074 | 2022.04.28

Enw

Cyfeiriad Cloc Lled Parth

Disgrifiad

Yn ailosod y PCS arferiad F-Tile Serial Lite IV TX.

rx_pcs_fec_phy_reset_n 1

Mewnbwn

Asynchronous

Signal ailosod gweithredol-isel. Yn ailosod y PCS arferiad F-Tile Serial Lite IV RX.

ailgyflunio_ailosod

Mewnbwn

reconfig_clk Signal ailosod gweithredol-uchel.

Yn ailosod bloc ailgyflunio rhyngwyneb map cof Avalon.

ailgyflunio_sl_reset

Mewnbwn reconfig_sl_clk Signal ailosod gweithredol-uchel.

Yn ailosod bloc ailgyflunio rhyngwyneb map cof Avalon.

6.3. Arwyddion MAC

Tabl 21 .

Arwyddion TX MAC
Yn y tabl hwn, mae N yn cynrychioli nifer y lonydd a osodwyd yn y golygydd paramedr IP.

Enw

Lled

Cyfeiriad Cloc Parth

Disgrifiad

tx_avs_barod

Allbwn tx_core_clkout Signal ffrydio Avalon.

Pan gaiff ei haeru, yn dangos bod y MAC TX yn barod i dderbyn data.

tx_avs_data

· (64*N)*2 (modd PAM4)
· 64 * N (modd NRZ)

Mewnbwn

tx_core_clkout Avalon ffrydio signal. Data TX.

tx_avs_sianel

Mewnbwn tx_core_clkout Avalon ffrydio signal.

Rhif y sianel ar gyfer data sy'n cael ei drosglwyddo ar y cylch presennol.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

tx_avs_valid

Mewnbwn tx_core_clkout Avalon ffrydio signal.

Pan gaiff ei haeru, yn dangos bod y signal data TX yn ddilys.

tx_avs_startofpacket

Mewnbwn tx_core_clkout Avalon ffrydio signal.

Pan gaiff ei honni, mae'n nodi dechrau pecyn data TX.

Haerwch am gylchred cloc sengl yn unig ar gyfer pob pecyn.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

tx_avs_endofpacket

Mewnbwn tx_core_clkout Avalon ffrydio signal.

Pan gaiff ei honni, mae'n nodi diwedd pecyn data TX.

Haerwch am gylchred cloc sengl yn unig ar gyfer pob pecyn.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

tx_avs_gwag

Mewnbwn tx_core_clkout Avalon ffrydio signal.

Yn dangos nifer y geiriau nad ydynt yn ddilys yn y toriad terfynol o'r data TX.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

tx_num_valid_bytes_eob

Mewnbwn

tx_core_clkout

Yn dynodi nifer y beit dilys yng ngair olaf y byrstio terfynol. Nid yw'r signal hwn ar gael yn y modd Sylfaenol.
parhad…

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 45

6. F-Tile Cyfresol Lite IV Arwyddion Rhyngwyneb IP Intel FPGA 683074 | 2022.04.28

Enw tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Lled 1
1 1
N 5

Cyfeiriad Cloc Parth

Disgrifiad

Mewnbwn

tx_core_clkout

Pan gaiff ei haeru, mae'r signal hwn yn cychwyn cylch gwybodaeth wedi'i ddiffinio gan y defnyddiwr.
Rhowch y signal hwn ar yr un gylchred cloc â'r honiad tx_startofpacket.
Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

Allbwn tx_core_clkout Pan gaiff ei honni, mae'n dangos bod y cyswllt data TX yn barod ar gyfer trosglwyddo data.

Allbwn

tx_core_clkout

Pan gaiff ei haeru, mae'r signal hwn yn cychwyn ail-alinio lonydd.
Rhowch y signal hwn ar gyfer un cylch cloc i sbarduno'r MAC i anfon ALIGN CW.

Mewnbwn

tx_core_clkout Pan gaiff ei haeru, mae'r MAC yn chwistrellu gwall CRC32 i lonydd dethol.

Allbwn tx_core_clkout Heb ei ddefnyddio.

Mae'r diagram amseru canlynol yn dangos examptrosglwyddiadau data TX o 10 gair o resymeg defnyddiwr ar draws 10 lôn gyfresol TX.

Ffigur 28.

Diagram Amseru Trosglwyddo Data TX
tx_core_clkout

tx_avs_valid

tx_avs_barod

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11 …19……N-10..

0,1,2,…, 9

… N- 10. .

Lôn 0

…………

STRT 0 10

N-10 DIWEDD STRT 0

Lôn 1

…………

STRT 1 11

N-9 DIWEDD STRT 1

N-10 DIWEDD IDLE IDLE N-9 DIWEDD IDLE IDLE

Lôn 9

…………

STRT 9 19

N-1 DIWEDD STRT 9

N-1 DIWEDD IDLE IDLE

Tabl 22 .

Arwyddion RX MAC
Yn y tabl hwn, mae N yn cynrychioli nifer y lonydd a osodwyd yn y golygydd paramedr IP.

Enw

Lled

Cyfeiriad Cloc Parth

Disgrifiad

rx_avs_ready

Mewnbwn rx_core_clkout signal ffrydio Avalon.

Pan gaiff ei haeru, mae'n dangos bod rhesymeg y defnyddiwr yn barod i dderbyn data.

rx_avs_data

(64*N)*2 (modd PAM4)
64*N (modd NRZ)

Allbwn

rx_core_clkout Avalon ffrydio signal. data RX.

rx_avs_sianel

Allbwn rx_core_clkout signal ffrydio Avalon.

Rhif y sianel ar gyfer data yw

a dderbyniwyd ar y cylch presennol.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

rx_avs_valid

Allbwn rx_core_clkout signal ffrydio Avalon.

parhad…

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 46

Anfon Adborth

6. F-Tile Cyfresol Lite IV Arwyddion Rhyngwyneb IP Intel FPGA 683074 | 2022.04.28

Enw

Lled

Cyfeiriad Cloc Parth

Disgrifiad

Pan gaiff ei haeru, yn dangos bod y signal data RX yn ddilys.

rx_avs_startofpacket

Allbwn rx_core_clkout signal ffrydio Avalon.

Pan gaiff ei honni, mae'n nodi dechrau pecyn data RX.

Haerwch am gylchred cloc sengl yn unig ar gyfer pob pecyn.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

rx_avs_endofpacket

Allbwn rx_core_clkout signal ffrydio Avalon.

Pan gaiff ei honni, mae'n nodi diwedd pecyn data RX.

Haerwch am gylchred cloc sengl yn unig ar gyfer pob pecyn.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

rx_avs_gwag

Allbwn rx_core_clkout signal ffrydio Avalon.

Yn dangos nifer y geiriau nad ydynt yn ddilys yn y toriad terfynol o'r data RX.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

rx_num_valid_bytes_eob

Allbwn

rx_core_clkout Yn dynodi nifer y beit dilys yng ngair olaf y byrstio terfynol.
Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

rx_is_usr_cmd

Allbwn rx_core_clkout Pan gaiff ei honni, mae'r signal hwn yn cychwyn defnyddiwr-

cylch gwybodaeth diffiniedig.

Rhowch y signal hwn ar yr un gylchred cloc â'r honiad tx_startofpacket.

Nid yw'r signal hwn ar gael yn y modd Sylfaenol.

rx_link_up

Allbwn rx_core_clkout Pan gaiff ei honni, mae'n nodi'r cyswllt data RX

yn barod ar gyfer derbyn data.

rx_link_reinit

Mewnbwn rx_core_clkout Pan gaiff ei honni, mae'r signal hwn yn cychwyn lonydd

ail-alinio.

Os ydych yn analluogi Galluogi Aliniad Awtomatig, cadarnhewch y signal hwn ar gyfer un cylch cloc i sbarduno'r MAC i ail-alinio'r lonydd. Os yw'r Galluogi Aliniad Auto wedi'i osod, mae'r MAC yn ail-alinio'r lonydd yn awtomatig.

Peidiwch â haeru'r signal hwn pan fydd Galluogi Aliniad Awtomatig wedi'i osod.

rx_gwall

(N*2*2)+3 (modd PAM4)
(N*2)*3 (modd NRZ)

Allbwn

rx_core_clkout

Pan gaiff ei honni, mae'n nodi bod amodau gwall yn digwydd yn y llwybr data RX.
· [(N*2+2):N+3] = Yn dynodi gwall PCS ar gyfer lôn benodol.
· [N+2] = Yn dynodi gwall aliniad. Ail-gychwyn aliniad lôn os honnir y darn hwn.
· [N+1]= Yn dangos bod data yn cael ei anfon ymlaen i resymeg y defnyddiwr pan nad yw rhesymeg defnyddiwr yn barod.
· [N] = Yn dynodi colli aliniad.
· [(N-1):0] = Yn dangos bod y data yn cynnwys gwall CRC.

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 47

6. F-Tile Cyfresol Lite IV Arwyddion Rhyngwyneb IP Intel FPGA 683074 | 2022.04.28

6.4. Arwyddion Ad-drefnu Transceiver

Tabl 23 .

Arwyddion Ailgyflunio PCS
Yn y tabl hwn, mae N yn cynrychioli nifer y lonydd a osodwyd yn y golygydd paramedr IP.

Enw

Lled

Cyfeiriad Cloc Parth

Disgrifiad

ailgyflunio_sl_darllen

Mewnbwn reconfig_sl_ ailgyflunio PCS darllen gorchymyn

clk

signalau.

reconfig_sl_write

Mewnbwn reconfig_sl_ ailgyflunio PCS ysgrifennu

clk

signalau gorchymyn.

ailgyflunio_sl_cyfeiriad

14 did + clocb2N

Mewnbwn

reconfig_sl_ clk

Yn pennu ad-drefnu PCS cyfeiriad rhyngwyneb cof-mapio Avalon mewn lôn ddethol.
Mae gan bob lôn 14 did ac mae'r darnau uchaf yn cyfeirio at wrthbwyso'r lôn.
Example, ar gyfer dyluniad NRZ/PAM4 4-lôn, gyda reconfig_sl_address[13:0] yn cyfeirio at y gwerth cyfeiriad:
· reconfig_sl_address[15:1 4] wedi'i osod i 00 = cyfeiriad ar gyfer lôn 0.
· reconfig_sl_address[15:1 4] wedi'i osod i 01 = cyfeiriad ar gyfer lôn 1.
· reconfig_sl_address[15:1 4] wedi'i osod i 10 = cyfeiriad ar gyfer lôn 2.
· reconfig_sl_address[15:1 4] wedi'i osod i 11 = cyfeiriad ar gyfer lôn 3.

reconfig_sl_readdata

Allbwn reconfig_sl_ Yn dynodi data ailgyflunio PCS

clk

i'w darllen gan gylch parod yn a

lôn ddethol.

reconfig_sl_waitrequest

Allbwn reconfig_sl_ Yn cynrychioli ad-drefnu PCS

clk

Avalon rhyngwyneb mapio cof

signal arafu mewn lôn ddethol.

reconfig_sl_writedata

Mewnbwn reconfig_sl_ Yn dynodi data ailgyflunio PCS

clk

i'w ysgrifennu ar gylchred ysgrifennu yn a

lôn ddethol.

reconfig_sl_readdata_vali

Allbwn

reconfig_sl_ Yn dynodi ad-drefnu PCS

clk

data a dderbyniwyd yn ddilys mewn dethol

lôn.

Tabl 24 .

Arwyddion Ad-drefnu IP Caled F-Tile
Yn y tabl hwn, mae N yn cynrychioli nifer y lonydd a osodwyd yn y golygydd paramedr IP.

Enw

Lled

Cyfeiriad Cloc Parth

Disgrifiad

ailgyflunio_darllen

Mewnbwn reconfig_clk Darllenwyd ailgyfluniad PMA

signalau gorchymyn.

ailgyflunio_ysgrifennu

Mewnbynnu reconfig_clk Ailgyflunio PMA ysgrifennu

signalau gorchymyn.

ailgyflunio_cyfeiriad

18 did + cloc2bN

Mewnbwn

ailgyflunio_clk

Yn pennu cyfeiriad rhyngwyneb PMA Avalon memorymapped mewn lôn ddethol.
parhad…

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 48

Anfon Adborth

6. F-Tile Cyfresol Lite IV Arwyddion Rhyngwyneb IP Intel FPGA 683074 | 2022.04.28

Enw
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Lled
32 1 32 1

Cyfeiriad Cloc Parth

Disgrifiad

Yn y ddau fodd PAM4 ad NRZ, mae gan bob lôn 18 did ac mae'r darnau uchaf sy'n weddill yn cyfeirio at wrthbwyso'r lôn.
Example, ar gyfer dyluniad 4 lôn:
· reconfig_address[19:18] wedi'i osod i 00 = cyfeiriad ar gyfer lôn 0.
· reconfig_address[19:18] wedi'i osod i 01 = cyfeiriad ar gyfer lôn 1.
· reconfig_address[19:18] wedi'i osod i 10 = cyfeiriad ar gyfer lôn 2.
· reconfig_address[19:18] wedi'i osod i 11 = cyfeiriad ar gyfer lôn 3.

Allbwn

reconfig_clk Yn pennu data PMA i'w ddarllen gan gylchred barod mewn lôn ddethol.

Allbwn

reconfig_clk Yn cynrychioli signal mapio cof PMA Avalon yn arafu signal mewn lôn ddethol.

Mewnbwn

reconfig_clk Yn pennu data PMA i'w ysgrifennu ar gylchred ysgrifennu mewn lôn ddethol.

Allbwn

reconfig_clk Yn nodi bod data ad-drefnu PMA a dderbyniwyd yn ddilys mewn lôn ddethol.

6.5. Arwyddion PMA

Tabl 25 .

Arwyddion PMA
Yn y tabl hwn, mae N yn cynrychioli nifer y lonydd a osodwyd yn y golygydd paramedr IP.

Enw

Lled

Cyfeiriad Cloc Parth

Disgrifiad

phy_tx_lanes_stabl

N*2 (modd PAM4)
N (modd NRZ)

Allbwn

Asynchronous Pan gaiff ei haeru, yn dangos bod datapath TX yn barod i anfon data.

tx_pll_cloi

N*2 (modd PAM4)
N (modd NRZ)

Allbwn

Asynchronous Pan gaiff ei haeru, mae'n dangos bod y TX PLL wedi cyflawni statws clo.

phy_ehip_ready

N*2 (modd PAM4)
N (modd NRZ)

Allbwn

Asynchronous

Pan gaiff ei haeru, mae'n dangos bod y PCS arferol wedi cwblhau cychwyniad mewnol ac yn barod i'w drosglwyddo.
Mae'r signal hwn yn honni ar ôl tx_pcs_fec_phy_reset_n a tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Allbwn cloc cyfresol TX pinnau cyfresol TX.

rx_serial_data

Mewnbwn cloc cyfresol RX pinnau cyfresol RX.

phy_rx_block_lock

N*2 (modd PAM4)
N (modd NRZ)

Allbwn

Asynchronous O'i haeru, yn dangos bod yr aliniad bloc 66b wedi'i gwblhau ar gyfer y lonydd.

rx_cdr_clo

N*2 (modd PAM4)

Allbwn

Asynchronous

Pan gaiff ei haeru, mae'n dangos bod y clociau a adferwyd wedi'u cloi i ddata.
parhad…

Anfon Adborth

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 49

6. F-Tile Cyfresol Lite IV Arwyddion Rhyngwyneb IP Intel FPGA 683074 | 2022.04.28

Enw phy_rx_pcs_ready phy_rx_hi_ber

Lled

Cyfeiriad Cloc Parth

Disgrifiad

N (modd NRZ)

N*2 (modd PAM4)
N (modd NRZ)

Allbwn

Asynchronous

Pan gaiff ei haeru, yn dangos bod lonydd RX y sianel Ethernet gyfatebol wedi'u halinio'n llawn ac yn barod i dderbyn data.

N*2 (modd PAM4)
N (modd NRZ)

Allbwn

Asynchronous

O'i haeru, yn dangos bod RX PCS y sianel Ethernet gyfatebol mewn cyflwr HI BER.

F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA 50

Anfon Adborth

683074 | 2022.04.28 Anfon Adborth

7. Dylunio gyda F-Tile Serial Lite IV Intel FPGA IP

7.1. Canllawiau Ailosod
Dilynwch y canllawiau ailosod hyn i weithredu eich ailosodiad lefel system.
· Clymwch signalau tx_pcs_fec_phy_reset_n a rx_pcs_fec_phy_reset_n gyda'i gilydd ar lefel y system er mwyn ailosod y TX a RX PCS ar yr un pryd.
· Dywedwch tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, a signalau reconfig_reset ar yr un pryd. Cyfeiriwch at Ailosod a Chysylltu Cychwynnol am ragor o wybodaeth am y dilyniannau ailosod a chychwyn IP.
· Daliwch tx_pcs_fec_phy_reset_n, a signalau rx_pcs_fec_phy_reset_n yn isel, a reconfig_reset signal uchel ac aros am tx_reset_ack a rx_reset_ack i ailosod yr IP caled F-tile a'r blociau ailgyflunio yn iawn.
· Er mwyn sicrhau cysylltiad cyflym rhwng dyfeisiau FPGA, ailosod yr IPs Intel FPGA Serial Lite IV cysylltiedig ar yr un pryd. Cyfeiriwch at F-Tile Serial Lite IV Intel FPGA IP Design Example Canllaw Defnyddiwr am wybodaeth am fonitro'r cyswllt IP TX a RX gan ddefnyddio'r pecyn cymorth.
Gwybodaeth Gysylltiedig
· Ailosod a Chysylltu Cychwynnol ar dudalen 37
· F-Tile Cyfresol Lite IV Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

7.2. Canllawiau Trin Gwallau

Mae'r tabl canlynol yn rhestru'r canllawiau trin gwallau ar gyfer amodau gwall a allai ddigwydd gyda dyluniad IP FPGA IP F-Tile Serial Lite IV.

Tabl 26. Canllawiau Cyflwr a Thrin Gwallau

Cyflwr Gwall
Ni all un neu fwy o lonydd sefydlu cyfathrebu ar ôl amserlen benodol.

Canllawiau
Gweithredu system seibiant i ailosod y ddolen ar lefel y cais.

Mae lôn yn colli cyfathrebu ar ôl sefydlu cyfathrebu.
Mae lôn yn colli cyfathrebu yn ystod y broses ddesg.

Gall hyn ddigwydd ar ôl neu yn ystod y cyfnodau trosglwyddo data. Gweithredu canfod colled cyswllt ar lefel y cais ac ailosod y ddolen.
Gweithredu proses ailgychwyn cyswllt ar gyfer y lôn wallus. Rhaid i chi sicrhau nad yw llwybriad y bwrdd yn fwy na 320 UI.

Aliniad lôn golled ar ôl i'r holl lonydd gael eu halinio.

Gall hyn ddigwydd ar ôl neu yn ystod cyfnodau trosglwyddo data. Gweithredu canfod colled aliniad lôn ar lefel y cais i ailgychwyn y broses alinio lôn.

ISO 9001:2015 Cofrestredig

683074 | 2022.04.28 Anfon Adborth

8. F-Tile Cyfresol Lite IV Intel FPGA IP Archifau Canllaw Defnyddwyr

Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel Quartus Prime Design hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd.

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

Fersiwn Intel Quartus Prime
21.3

Fersiwn Craidd IP 3.0.0

Canllaw Defnyddiwr F-Tile Serial Lite IV Canllaw Defnyddiwr IP Intel® FPGA

ISO 9001:2015 Cofrestredig

683074 | 2022.04.28 Anfon Adborth

9. Hanes Adolygu Dogfennau ar gyfer y Canllaw Defnyddiwr IP F-Tile Serial Lite IV Intel FPGA

Fersiwn Dogfen 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Fersiwn Intel Quartus Prime
22.1
21.3 21.3 21.2

IP Fersiwn 5.0.0
3.0.0 3.0.0 2.0.0

Newidiadau
· Tabl wedi'i Ddiweddaru: Nodweddion IP F-Tile Serial Lite IV Intel FPGA - Disgrifiad Trosglwyddo Data wedi'i Ddiweddaru gyda chefnogaeth cyfradd transceiver FHT ychwanegol: 58G NRZ, 58G PAM4, a 116G PAM4
· Tabl wedi'i Diweddaru: F-Tile Serial Lite IV Intel FPGA IP Disgrifiad Paramedr - Ychwanegwyd paramedr newydd · Amledd cloc cyfeirio System PLL · Galluogi diweddbwynt dadfygio - Diweddarwyd y Gwerthoedd ar gyfer cyfradd data PMA - Enwi paramedr wedi'i ddiweddaru i gyd-fynd â GUI
· Diweddaru'r disgrifiad ar gyfer trosglwyddo data yn Nhabl: Nodweddion IP F-Tile Serial Lite IV Intel FPGA.
· Wedi'i ailenwi'n enw tabl IP i F-Tile Serial Lite IV Disgrifiad Paramedr IP Intel FPGA yn yr adran Paramedrau er eglurder.
· Tabl wedi'i Ddiweddaru: Paramedrau IP: — Ychwanegwyd paramedr newydd - wedi'i alluogi gan RSFEC ar yr IP Simplex Serial Lite IV arall sydd wedi'i osod ar yr un sianel(nau) FGT. — Wedi diweddaru'r gwerthoedd rhagosodedig ar gyfer amledd cloc cyfeirio Transceiver.
Rhyddhad cychwynnol.

ISO 9001:2015 Cofrestredig

Dogfennau / Adnoddau

	intel F Tile Serial Lite IV Intel FPGA IP [pdfCanllaw Defnyddiwr F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdfCanllaw Defnyddiwr F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Cyfeiriadau

Llawlyfr Defnyddiwr

F Tile Serial Lite IV Intel FPGA IP

Dogfennau / Adnoddau

Cyfeiriadau

Gadael sylw

Canslo ateb