intel F-Tile Interlaken FPGA IPDesign Exampgyda Canllaw Defnyddiwr

 

Wedi'i ddiweddaru ar gyfer Intel® Quartus® Prime Design Suite: 21.4
Fersiwn IP: 3.1.0

1. Canllaw Cychwyn Cyflym

Mae craidd F-Tile Interlaken Intel® FPGA IP yn darparu mainc brawf efelychu a dyluniad caledwedd blaenorolample sy'n cefnogi llunio a phrofi caledwedd. Pan fyddwch chi'n cynhyrchu'r dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad.

Mae'r fainc brawf a dyluniad cynample yn cefnogi modd NRZ a PAM4 ar gyfer dyfeisiau F-tile.
Mae craidd F-Tile Interlaken Intel FPGA IP yn cynhyrchu dyluniad cynamples ar gyfer y cyfuniadau a gefnogir canlynol o nifer y lonydd a chyfraddau data.

Tabl 1. Cyfuniadau o Nifer y Lonydd a Chyfraddau Data a Gefnogir gan IP
Cefnogir y cyfuniadau canlynol yn fersiwn meddalwedd Intel Quartus® Prime Pro Edition 21.4. I gyd
bydd cyfuniadau eraill yn cael eu cefnogi mewn fersiwn yn y dyfodol o'r Intel Quartus Prime Pro Edition.

 

Ffigur 1. Camau Datblygu ar gyfer y Dyluniad Example

(1) Mae'r amrywiad hwn yn cefnogi'r Modd Edrych o'r neilltu Interlaken.
(2) Ar gyfer dyluniad cyfluniad 10 lôn, mae angen 12 lôn o TX PMA ar y deilsen-F i alluogi clocio transceiver bondio ar gyfer lleihau'r gogwydd sianel.

*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

Mae'r F-Tile Interlaken Intel FPGA IP craidd dylunio exampMae le yn cefnogi'r nodweddion canlynol:

• Modd dolen cyfresol TX i RX mewnol
• Yn cynhyrchu pecynnau maint sefydlog yn awtomatig
• Galluoedd gwirio pecynnau sylfaenol
• Y gallu i ddefnyddio Consol System i ailosod y dyluniad at ddiben ail-brofi

Ffigur 2. Diagram Bloc Lefel Uchel

Gwybodaeth Gysylltiedig

• Canllaw Defnyddiwr IP IP Interlaken Intel FPGA F-Tile
• F-Tile Interlaken Intel FPGA Nodiadau Rhyddhau IP

1.1. Gofynion Caledwedd a Meddalwedd
I brofi y cynampGyda dylunio, defnyddiwch y caledwedd a'r meddalwedd canlynol:

• Fersiwn meddalwedd Intel Quartus Prime Pro Edition 21.4
• Consol system ar gael gyda meddalwedd Intel Quartus Prime Pro Edition
• Efelychydd a gefnogir:
  — Synopsys* VCS*
  — Crynodeb VCS MX
  — Siemens* EDA ModelSim* SE neu Questa*
  — Diweddeb* Xcelium*
• Pecyn Datblygu Trosglwyddydd-SoC Cyfres I-Intel Agilex ™

1.2. Cynhyrchu'r Dyluniad
Ffigur 3. Gweithdrefn

Dilynwch y camau hyn i gynhyrchu'r dyluniad example a testbench:

1. Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd i greu prosiect Intel Quartus Prime newydd, neu cliciwch File ➤ Prosiect Agored i agor prosiect Intel Quartus Prime sy'n bodoli eisoes. Mae'r dewin yn eich annog i nodi dyfais.
2. Nodwch y teulu dyfais Agilex a dewiswch ddyfais gyda F-Tile ar gyfer eich dyluniad.
3. Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar F-Tile Interlaken Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
4. Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
5. Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.

Ffigur 4. Exampgyda Tab Dylunio

6. Ar y tab IP, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
7. Ar yr Example Design tab, dewiswch yr opsiwn Efelychu i gynhyrchu'r fainc brawf. Dewiswch yr opsiwn Synthesis i gynhyrchu'r dyluniad caledwedd example. Rhaid i chi ddewis o leiaf un o'r opsiynau Efelychu a Synthesis i gynhyrchu'r dyluniad example.
8. Ar gyfer Fformat HDL Wedi'i Gynhyrchu, mae opsiwn Verilog a VHDL ar gael.
9. Ar gyfer Pecyn Datblygu Targed, dewiswch y Pecyn Datblygu Transceiver-SOC Agilex I-Series.

Nodyn: Pan fyddwch chi'n dewis yr opsiwn Pecyn Datblygu, mae'r aseiniadau pin yn cael eu gosod yn ôl rhif rhan dyfais Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) a gallant fod yn wahanol i'ch dyfais ddewisol. Os ydych yn bwriadu profi'r dyluniad ar galedwedd ar PCB gwahanol, dewiswch yr opsiwn Dim pecyn datblygu a gwnewch yr aseiniadau pin priodol yn y .qsf file
10. Cliciwch Generate Example Dylunio. Mae'r Select Example Design Directory ffenestr yn ymddangos.
11. Os ydych chi am addasu'r dyluniad example llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (ilk_f_0_example_design), porwch i'r llwybr newydd a theipiwch y dyluniad newydd example enw cyfeiriadur.
12. Cliciwch OK.

Nodyn: Yn y dyluniad F-Tile Interlaken Intel FPGA IP exampLe, mae SystemPLL yn cael ei chyflymu'n awtomatig, a'i gysylltu â chraidd F-Tile Interlaken Intel FPGA IP. Llwybr hierarchaeth SystemPLL yn y dyluniad example yw:

example_design.test_env_inst.test_dut.dut.pll

Mae'r SystemPLL yn y dyluniad exampMae le yn rhannu'r un cloc cyfeirio 156.26 MHz â'r Transceiver.

1.3. Strwythur Cyfeiriadur
Mae craidd F-Tile Interlaken Intel FPGA IP yn cynhyrchu'r canlynol files ar gyfer y dyluniad
example:
Ffigur 5. Strwythur Cyfeiriadur

Tabl 2. Dylunio Caledwedd Example File Disgrifiadau
rhain files yn yample_installation_dir>/ilk_f_0_exampcyfeiriadur le_design.

Tabl 3. Testbench File Disgrifiad
hwn file yn yample_installation_dir>/ilk_f_0_example_dylunio/exampcyfeiriadur le_design/rtl.

Tabl 4. Sgriptiau Testbench
rhain files yn yample_installation_dir>/ilk_f_0_example_dylunio/exampcyfeiriadur le_design/testbench.

1.4. Efelychu'r Dyluniad Example Testbench
Ffigur 6. Gweithdrefn

Dilynwch y camau hyn i efelychu'r fainc brawf:

1. Yn yr anogwr gorchymyn, newidiwch i'r cyfeiriadur efelychu testbench. Mae'r llwybr cyfeiriadur ynample_installation_dir>/example_design/testbench.
2. Rhedeg y sgript efelychu ar gyfer yr efelychydd a gefnogir o'ch dewis. Mae'r sgript yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd. Dylai eich sgript wirio bod y cyfrif SOP ac EOP yn cyfateb ar ôl cwblhau'r efelychiad.

Tabl 5. Camau i Redeg Efelychu

3. Dadansoddwch y canlyniadau. Mae efelychiad llwyddiannus yn anfon ac yn derbyn pecynnau, ac yn dangos “Test PASSED”.
Y fainc brawf ar gyfer y dyluniad cynampMae le yn cwblhau'r tasgau canlynol:

• Yn cychwyn craidd IP Intel FPGA Interlaken F-Tile.
• Yn argraffu statws PHY.
• Yn gwirio cydamseriad metaffrâm (SYNC_LOCK) a ffiniau geiriau (bloc).
  (WORD_LOCK).
• Aros i lonydd unigol gael eu cloi a'u halinio.
• Yn dechrau trosglwyddo pecynnau.
• Yn gwirio ystadegau pecynnau:
  — gwallau CRC24
  — SOPs
  — EOPs

Mae'r sampMae allbwn le yn dangos rhediad prawf efelychu llwyddiannus:

Nodyn: Mae dyluniad Interlaken exampMae testbench efelychu yn anfon 100 o becynnau ac yn derbyn 100 o becynnau.

Mae'r sampMae allbwn yn dangos rhediad prawf efelychu llwyddiannus ar gyfer modd Edrych o'r neilltu Interlaken:

1.5. Llunio a Ffurfweddu'r Dyluniad Caledwedd Example

1. Sicrhau y cynample dylunio cynhyrchu yn gyflawn.
2. Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Ar y Prosesu dewislen, cliciwch Dechrau Llunio.
4. Ar ôl crynhoad llwyddiannus, a .sof file ar gael yn eich cyfeiriadur penodedig.
   Dilynwch y camau hyn i raglennu'r caledwedd example dylunio ar y ddyfais Intel Agilex gyda F-tile:
   a. Cysylltwch y Pecyn Datblygu â'r cyfrifiadur gwesteiwr.
   b. Lansio'r cais Rheoli Cloc, sy'n rhan o'r pecyn datblygu. Gosod amleddau newydd ar gyfer y dyluniad example fel a ganlyn:
   • Ar gyfer modd NRZ:
   — Si5391 (U18), OUT0: Wedi'i osod i werth pll_ref_clk(3) fesul eich gofyniad dylunio.
   • Ar gyfer modd PAM:
   — Si5391 (U45), OUT1: Wedi'i osod i werth pll_ref_clk(3) fesul eich gofyniad dylunio.
   — Si5391 (U19), OUT1: Wedi'i osod i werth mac_pll_ref_clk(3) fesul eich gofyniad dylunio. c. Cliciwch Offer ➤ Rhaglennydd ➤ Gosod Caledwedd.
   d. Dewiswch ddyfais rhaglennu. Ychwanegu Pecyn Datblygu Intel Agilex I-Series Transceiver-SoC.
   e. Sicrhau hynny Modd yn cael ei osod i JTAG.
   dd. Dewiswch ddyfais I-Series Intel Agilex a chliciwch Ychwanegu Dyfais. Mae'r rhaglennydd yn dangos diagram o'r cysylltiadau rhwng y dyfeisiau ar eich bwrdd.
   g. Gwiriwch y blwch am y .sof.
   h. Gwiriwch y blwch yn y Rhaglen/Ffurfweddu colofn.
   ff. Cliciwch Cychwyn.

1.6. Profi'r Dyluniad Caledwedd Example
Ar ôl i chi lunio'r teils-F Interlaken Intel FPGA IP dylunio exampLe a ffurfweddu'ch dyfais, gallwch ddefnyddio'r Consol System i raglennu'r craidd IP a'i gofrestrau.

Dilynwch y camau hyn i godi'r Consol System a phrofi'r dyluniad caledwedd example:

• Dim gwallau ar gyfer CRC32, CRC24, a gwiriwr.
• Dylai SOPs ac EOPs a drosglwyddir gydweddu â'r SOPs a'r EOPs a dderbynnir.

Mae'r sampMae allbwn le yn dangos rhediad prawf llwyddiannus yn y modd Interlaken:

Mae'r sampMae allbwn yn dangos rhediad prawf llwyddiannus yn y modd Interlaken Lookaside:

 

2. Dyluniad Example Disgrifiad

Mae'r dyluniad cynampMae le yn dangos swyddogaethau craidd IP Interlaken.

2.1. Dyluniad Example Cydrannau
Mae'r cynampMae dylunio yn cysylltu clociau cyfeirio system a PLL a chydrannau dylunio gofynnol. Mae'r cynampMae le design yn ffurfweddu'r craidd IP yn y modd loopback mewnol ac yn cynhyrchu pecynnau ar ryngwyneb trosglwyddo data defnyddiwr craidd IP TX. Mae'r craidd IP yn anfon y pecynnau hyn ar y llwybr dolennu mewnol trwy'r trosglwyddydd.

Ar ôl i'r derbynnydd craidd IP dderbyn y pecynnau ar y llwybr loopback, mae'n prosesu'r pecynnau Interlaken ac yn eu trosglwyddo ar ryngwyneb trosglwyddo data defnyddiwr RX. Mae'r cynampMae'r dyluniad yn gwirio bod y pecynnau a dderbyniwyd ac a drosglwyddir yn cyfateb.

Mae'r F-Tile Interlaken Intel FPGA IP dylunio exampMae le yn cynnwys y cydrannau canlynol:

1. F-Tile Interlaken Intel FPGA IP craidd
2. Cynhyrchydd Pecyn a Gwiriwr Pecyn
3. Cyfeirnod Teils F a System Clociau PLL Intel FPGA IP craidd

2.2. Dyluniad Example Llif
Mae dyluniad caledwedd F-Tile Interlaken Intel FPGA IP cynample yn cwblhau'r camau canlynol:

1. Ailosodwch y teils-F Interlaken Intel FPGA IP a F-Tile.
2. Rhyddhewch yr ailosodiad ar Interlaken IP (ailosod system) a F-tile TX (tile_tx_rst_n).
3. Yn ffurfweddu'r Interlaken Intel FPGA IP IP deilsen-F yn y modd loopback mewnol.
4. Rhyddhewch ailosodiad F-tile RX (tile_rx_rst_n).
5. Yn anfon llif o becynnau Interlaken gyda data wedi'i ddiffinio ymlaen llaw yn y llwyth tâl i ryngwyneb trosglwyddo data defnyddiwr TX y craidd IP.
6. Yn gwirio'r pecynnau a dderbyniwyd ac yn adrodd ar y statws. Mae'r gwiriwr pecyn sydd wedi'i gynnwys yn y dyluniad caledwedd exampMae le yn darparu'r galluoedd gwirio pecynnau sylfaenol canlynol:
   • Gwiriwch fod dilyniant y pecyn a drosglwyddir yn gywir.
   • Gwirio bod y data a dderbyniwyd yn cyfateb i'r gwerthoedd disgwyliedig trwy sicrhau bod cyfrifiadau dechrau'r pecyn (SOP) a diwedd pecynnau (EOP) yn gyson wrth i ddata gael ei drosglwyddo a'i dderbyn.

*Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

2.3. Arwyddion Rhyngwyneb
Tabl 6. Dyluniad Example Arwyddion Rhyngwyneb

2.4. Cofrestru Map

Nodyn:

• Dylunio CynampMae cyfeiriad cofrestr yn dechrau gyda 0x20** tra bod cyfeiriad cofrestr craidd IP Interlaken yn dechrau gyda 0x10**.
• Mae cyfeiriad cofrestr PHY teils-F yn dechrau gyda 0x30** tra bod cyfeiriad cofrestr FEC teils-F yn dechrau gyda 0x40**. Dim ond yn y modd PAM4 y mae cofrestr FEC ar gael.
• Cod mynediad: RO — Darllen yn Unig, ac RW — Darllen/Ysgrifennu.
• Mae consol system yn darllen y dyluniad cynample yn cofrestru ac yn adrodd ar statws y prawf ar y sgrin.

Tabl 7. Dyluniad Example Cofrestru Map

Tabl 8. Dyluniad Example Cofrestru Map ar gyfer Interlaken Look-aside Design Example
Defnyddiwch y map cofrestr hwn pan fyddwch chi'n cynhyrchu'r dyluniad example gyda'r paramedr Galluogi Interlaken Look-aside Mode wedi'i droi ymlaen.

2.5. Ailosod
Yng nghraidd IP F-Tile Interlaken Intel FPGA IP, rydych chi'n cychwyn yr ailosodiad (reset_n = 0) ac yn dal nes bod y craidd IP yn dychwelyd cydnabyddiaeth ailosod (reset_ack_n=0). Ar ôl i'r ailosod gael ei ddileu (reset_n=1), mae'r ailosod cydnabod yn dychwelyd i'w gyflwr cychwynnol (reset_ack_n=1). Yn y dyluniad example, mae cofrestr rst_ack_sticky yn dal yr honiad ailosod cydnabod ac yna'n sbarduno tynnu'r ailosodiad (reset_n=1). Gallwch ddefnyddio dulliau amgen sy'n gweddu i'ch anghenion dylunio.

Pwysig: Mewn unrhyw sefyllfa lle mae angen y ddolen gyfresol fewnol, rhaid i chi ryddhau TX a RX y deilsen-F ar wahân mewn trefn benodol. Cyfeiriwch at y sgript consol system am ragor o wybodaeth.

Ffigur 7. Dilyniant Ailosod yn y Modd NRZ

Ffigur 8. Dilyniant Ailosod yn y Modd PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example Archifau Canllaw Defnyddwyr

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

 

4. Hanes Adolygu Dogfennau ar gyfer F-Tile Interlaken Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

 

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i gyfredol
manylebau yn unol â gwarant safonol Intel, ond yn cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.

 

Darllenwch Fwy Am y Llawlyfr Hwn a Lawrlwythwch PDF:

Dogfennau / Adnoddau

intel F-Tile Interlaken FPGA IPDesign Example [pdfCanllaw Defnyddiwr F-Tile Interlaken FPGA IPDesign Example

Cyfeiriadau

• Llawlyfr Defnyddiwr