Intel® FPGA P-Tile Avalon ®
IP ffrydio ar gyfer PCI Express *
Dylunio Cynampgyda Canllaw Defnyddiwr
Wedi'i ddiweddaru ar gyfer Intel®
Quartus® Prime Design Suite: 21.3
Fersiwn IP: 6.0.0
Canllaw Defnyddiwr
Dylunio Cynample Disgrifiad
1.1. Disgrifiad Swyddogaethol ar gyfer y Cynllun Mewnbwn/Allbwn wedi'i Raglennu (PIO) Example
Mae'r cynllun PIO cynample yn perfformio trosglwyddiadau cof o brosesydd gwesteiwr i ddyfais darged. Yn y cynample, mae'r prosesydd gwesteiwr yn gofyn am un-dword MemRd ac emWr
TLPs.
Mae'r cynllun PIO cynample yn awtomatig yn creu y files angenrheidiol i efelychu a llunio yn y meddalwedd Intel Prime. Mae'r dyluniad cynampMae le yn cwmpasu ystod eang o baramedrau. Fodd bynnag, nid yw'n cwmpasu'r holl baramedrau posibl o'r P-Tile Hard IP ar gyfer PCIe.
Mae'r dyluniad hwn yn gynampMae le yn cynnwys y cydrannau canlynol:
- Yr amrywiad P-Tile Avalon Streaming Hard IP Endpoint a gynhyrchir (DUT) gyda'r paramedrau a nodwyd gennych. Mae'r gydran hon yn gyrru data TLP a dderbyniwyd i'r cais PIO
- Mae'r gydran Cais PIO (APPS), sy'n perfformio'r cyfieithiad angenrheidiol rhwng y PCI Express TLPs ac Avalon-MM syml yn ysgrifennu ac yn darllen i'r cof onchip.
- Cydran cof ar sglodion (MEM). Ar gyfer y dyluniad 1 × 16 exampLe, mae'r cof ar sglodion yn cynnwys un bloc cof 16 KB. Ar gyfer y dyluniad 2 × 8 exampLe, mae'r cof ar-sglodyn yn cynnwys dau floc cof 16 KB.
- Ailosod Rhyddhau IP: Mae'r IP hwn yn dal y gylched reoli mewn ailosod nes bod y ddyfais wedi mynd i mewn i fodd defnyddiwr yn llawn. Mae'r FPGA yn honni allbwn INIT_DONE i ddangos bod y ddyfais yn y modd defnyddiwr. Mae'r IP Reset Release yn cynhyrchu fersiwn gwrthdro o'r signal INIT_DONE mewnol i greu'r allbwn nINIT_DONE y gallwch ei ddefnyddio ar gyfer eich dyluniad. Mae'r signal nINIT_DONE yn uchel nes bod y ddyfais gyfan yn mynd i mewn i fodd defnyddiwr. Ar ôl haeru nINIT_DONE (isel), mae'r holl resymeg yn y modd defnyddiwr ac yn gweithredu'n normal. Gallwch ddefnyddio'r signal nINIT_DONE mewn un o'r ffyrdd canlynol:
- I gatio ailosodiad allanol neu fewnol.
- I adwyo'r mewnbwn ailosod i'r trosglwyddydd ac I/O PLLs.
- I adwyo galluogi ysgrifennu blociau dylunio fel blociau cof wedi'u mewnosod, peiriant cyflwr, a chofrestrau sifft.
- I yrru'r gofrestr yn gydamserol ailosodwch borthladdoedd mewnbwn yn eich dyluniad.
Mae'r fainc brawf efelychu yn rhoi'r dyluniad PIO example a Root Port BFM i ryngwynebu â'r Endpoint targed.
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001:2015 Cofrestredig
Ffigur 1. Diagram Bloc ar gyfer y Cynllunydd Llwyfan PIO 1×16 Design Example Testbench Efelychiad
Ffigur 2. Diagram Bloc ar gyfer y Cynllunydd Llwyfan PIO 2×8 Design Example Testbench Efelychiad
Mae'r rhaglen brawf yn ysgrifennu at ddata ac yn ei ddarllen yn ôl o'r un lleoliad yn y cof ar sglodion. Mae'n cymharu'r data a ddarllenwyd â'r canlyniad disgwyliedig. Mae'r prawf yn adrodd, “Stopiwyd yr efelychiad oherwydd ei gwblhau'n llwyddiannus” os nad oes unrhyw wallau. Yr Afalon P-Tile
Dyluniad ffrydio cynampMae le yn cefnogi'r cyfluniadau canlynol:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Diweddbwynt Gen4 x8x8
- Diweddbwynt Gen3 x8x8
Nodyn: Y fainc brawf efelychu ar gyfer dyluniad PCIe x8x8 PIO exampMae le wedi'i ffurfweddu ar gyfer un cyswllt PCIe x8 er bod y cynllun gwirioneddol yn gweithredu dau ddolen PCIe x8.
Nodyn: Mae'r dyluniad hwn yn gynample yn unig yn cefnogi'r gosodiadau diofyn yn y Golygydd Paramedr y P-tile Avalon Streaming IP ar gyfer PCI Express.
Ffigur 3. System Dylunydd Llwyfan Cynnwys ar gyfer P-Tile Avalon Streaming PCI Express 1 × 16 PIO Design Example
Mae'r Dylunydd Llwyfan yn cynhyrchu'r dyluniad hwn ar gyfer hyd at amrywiadau Gen4 x16.
Ffigur 4. System Dylunydd Llwyfan Cynnwys ar gyfer P-Tile Avalon Streaming PCI Express 2 × 8 PIO Design Example
Mae'r Dylunydd Llwyfan yn cynhyrchu'r dyluniad hwn ar gyfer hyd at amrywiadau Gen4 x8x8.
1.2. Disgrifiad Swyddogaethol ar gyfer y Dyluniad Rhithwiroli I/O Gwraidd Sengl (SR-IOV) Example
Mae'r dyluniad SR-IOV cynample yn perfformio trosglwyddiadau cof o brosesydd gwesteiwr i ddyfais darged. Mae'n cefnogi hyd at ddau PF a 32 VF fesul PF.
Mae'r dyluniad SR-IOV cynample yn awtomatig yn creu y files angenrheidiol i efelychu a llunio yn y meddalwedd Intel Quartus Prime. Gallwch lawrlwytho'r dyluniad a luniwyd i
Pecyn Datblygu Intel Stratix® 10 DX neu Becyn Datblygu Intel Agilex™.
Mae'r dyluniad hwn yn gynampMae le yn cynnwys y cydrannau canlynol:
- Yr amrywiad P-Tile Avalon Streaming (Avalon-ST) IP Endpoint (DUT) a gynhyrchir gyda'r paramedrau a nodwyd gennych. Mae'r gydran hon yn gyrru'r data TLP a dderbyniwyd i'r cymhwysiad SR-IOV.
- Mae'r gydran Cais SR-IOV (APPS), sy'n cyflawni'r cyfieithiad angenrheidiol rhwng y PCI Express TLPs ac Avalon-ST syml yn ysgrifennu ac yn darllen i'r cof ar sglodion. Ar gyfer y gydran SR-IOV APPS, bydd TLP cof darllen yn cynhyrchu Cwblhad gyda data.
- Ar gyfer dyluniad SR-IOV cynampGyda dau PF a 32 VF fesul PF, mae yna 66 o leoliadau cof y mae'r dyluniad yn gynample all gyrchu. Gall y ddau PF gael mynediad at ddau leoliad cof, tra gall y 64 VF (2 x 32) gael mynediad at 64 o leoliadau cof.
- Mae IP Rhyddhau Ailosod.
Mae'r fainc brawf efelychu yn rhoi'r dyluniad SR-IOV ar unwaithample a Root Port BFM i ryngwynebu â'r Endpoint targed.
Ffigur 5. Diagram Bloc ar gyfer y Dylunydd Llwyfan SR-IOV 1 × 16 Design Example Testbench Efelychiad
Ffigur 6. Diagram Bloc ar gyfer y Dylunydd Llwyfan SR-IOV 2 × 8 Design Example Testbench Efelychiad
Mae'r rhaglen brawf yn ysgrifennu at ddata ac yn ei ddarllen yn ôl o'r un lleoliad yn y cof ar sglodion ar draws 2 PF a 32 VF fesul PF. Mae'n cymharu'r data a ddarllenwyd â'r disgwyl
canlyniad. Mae'r prawf yn adrodd, “Stopiwyd yr efelychiad oherwydd ei gwblhau'n llwyddiannus” os nad oes unrhyw wallau.
Mae'r dyluniad SR-IOV cynampMae le yn cefnogi'r cyfluniadau canlynol:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Diweddbwynt Gen4 x8x8
- Diweddbwynt Gen3 x8x8
Ffigur 7. Cynnwys System Dylunydd Llwyfan ar gyfer P-Tile Avalon-ST gyda SR-IOV ar gyfer PCI Express 1 × 16 Design Example
Ffigur 8. Cynnwys System Dylunydd Llwyfan ar gyfer P-Tile Avalon-ST gyda SR-IOV ar gyfer PCI Express 2 × 8 Design Example
Canllaw Cychwyn Cyflym
Gan ddefnyddio meddalwedd Intel Quartus Prime, gallwch gynhyrchu dyluniad I/O (PIO) wedi'i raglennu cynampar gyfer y Intel FPGA P-Tile Avalon-ST IP Caled ar gyfer PCI Express * IP craidd. Mae'r dyluniad a gynhyrchir cynampMae le yn adlewyrchu'r paramedrau rydych chi'n eu nodi. Mae'r PIO exampMae le yn trosglwyddo data o brosesydd gwesteiwr i ddyfais darged. Mae'n briodol ar gyfer cymwysiadau lled band isel. Mae'r dyluniad hwn yn gynample yn awtomatig yn creu y files angenrheidiol i efelychu a llunio yn y meddalwedd Intel Quartus Prime. Gallwch lawrlwytho'r dyluniad a luniwyd i'ch Bwrdd Datblygu FPGA. I lawrlwytho i galedwedd arferol, diweddarwch y Gosodiadau Intel Quartus Prime File (.qsf) gyda'r aseiniadau pin cywir . Ffigur 9. Camau Datblygu ar gyfer y Dyluniad Example
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001:2015 Cofrestredig
2.1. Strwythur Cyfeiriadur
Ffigur 10. Strwythur Cyfeiriadur ar gyfer y Dyluniad a Gynhyrchwyd Example
2.2. Cynhyrchu'r Dyluniad Example
Ffigur 11. Gweithdrefn
- Yn y meddalwedd Intel Quartus Prime Pro Edition, crëwch brosiect newydd (File ➤ Dewin Prosiect Newydd).
- Nodwch y Cyfeiriadur, yr Enw, a'r Endid Lefel Uchaf.
- Ar gyfer Math o Brosiect, derbyniwch y gwerth diofyn, Prosiect Gwag. Cliciwch Nesaf.
- Am Add Files cliciwch Nesaf.
- Ar gyfer Gosodiadau Teulu, Dyfais a Bwrdd o dan Teulu, dewiswch Intel Agilex neu Intel Stratix 10.
- Os dewisoch Intel Stratix 10 yn y cam olaf, dewiswch Stratix 10 DX yn newislen tynnu i lawr Dyfais.
- Dewiswch y Dyfais Targed ar gyfer eich dyluniad.
- Cliciwch Gorffen.
- Yn y Catalog IP lleolwch ac ychwanegwch yr IP Caled Intel P-Tile Avalon-ST ar gyfer PCI Express.
- Yn y Amrywiad IP Newydd blwch deialog, nodwch enw ar gyfer eich IP. Cliciwch Creu.
- Ar y tabiau Gosodiadau Lefel Uchaf a Gosodiadau PCIe*, nodwch y paramedrau ar gyfer eich amrywiad IP. Os ydych chi'n defnyddio'r dyluniad SR-IOV example, gwnewch y camau canlynol i alluogi SR-IOV:
a. Ar y tab Dyfais PCIe* o dan y tab PCIe* PCI Express / PCI Capabilities, ticiwch y blwch Galluogi swyddogaethau corfforol lluosog.
b. Ar y tab Gosodiadau System Amlswyddogaeth PCIe* a SR-IOV, ticiwch y blwch Galluogi cefnogaeth SR-IOV a nodwch nifer y PFs a VFs. Ar gyfer cyfluniadau x8, gwiriwch y blychau Galluogi swyddogaethau corfforol lluosog a Galluogi cefnogaeth SR-IOV ar gyfer tabiau PCIe0 a PCIe1.
c. Ar y tab PCIe* MSI-X o dan y tab PCIe* PCI Express / PCI Capabilities, galluogwch y nodwedd MSI-X yn ôl yr angen.
d. Ar dab Cofrestri Cyfeiriadau Sylfaenol PCIe*, galluogwch BAR0 ar gyfer PF a VF.
e. Ni chefnogir gosodiadau paramedr eraill ar gyfer y dyluniad hwn cynample. - Ar yr Example Designs tab, gwnewch y dewisiadau canlynol:
a. Ar gyfer Example Dylunio Files, trowch yr opsiynau Efelychu a Synthesis ymlaen.
Os nad oes angen y rhain arnoch chi efelychiad neu synthesis files, mae gadael yr opsiwn(au) cyfatebol wedi'u diffodd yn lleihau'n sylweddol y cynampamser cynhyrchu dylunio.
b. Ar gyfer Fformat HDL Wedi'i Gynhyrchu, dim ond Verilog sydd ar gael yn y datganiad cyfredol.
c. Ar gyfer Pecyn Datblygu Targed, dewiswch naill ai Pecyn Datblygu FPGA Intel Stratix 10 DX P-Tile ES1 FPGA, Pecyn Datblygu FPGA Cynhyrchu P-Tile Intel Stratix 10 DX P-Tile neu Becyn Datblygu FPGA Intel Agilex F-Series P-Tile ES0.
13. Dewiswch Generate Example Dylunio i greu dyluniad exampgan y gallwch efelychu a llwytho i lawr i galedwedd. Os dewiswch un o'r byrddau datblygu P-Tile, mae'r ddyfais ar y bwrdd hwnnw'n trosysgrifo'r ddyfais a ddewiswyd yn flaenorol yn y prosiect Intel Quartus Prime os yw'r dyfeisiau'n wahanol. Pan fydd yr anogwr yn gofyn ichi nodi'r cyfeiriadur ar gyfer eich cynampgyda dylunio, gallwch dderbyn y cyfeiriadur rhagosodedig, ./intel_pcie_ptile_ast_0_example_design , neu dewiswch gyfeiriadur arall.
Ffigur 12. Example Designs Tab
- Cliciwch Gorffen. Efallai y byddwch yn arbed eich .ip file pan ofynnir, ond nid yw'n ofynnol iddo allu defnyddio'r exampdylunio.
- Agorwch y cynampprosiect dylunio.
- Lluniwch y cynampprosiect dylunio i gynhyrchu'r .sof file ar gyfer y ex cyflawnampdylunio le. hwn file yw'r hyn rydych chi'n ei lawrlwytho i fwrdd i berfformio dilysu caledwedd.
- Caewch eich cynampprosiect dylunio.
Sylwch na allwch newid y dyraniadau pin PCIe yn y prosiect Intel Quartus Prime. Fodd bynnag, er mwyn hwyluso llwybro PCB, gallwch gymryd advantagd o'r nodweddion gwrthdroi lôn a gwrthdroad polaredd a gefnogir gan yr IP hwn.
2.3. Efelychu'r Dyluniad Example
Mae'r gosodiad efelychiad yn cynnwys defnyddio Model Gweithredol Bws Port Gwraidd (BFM) i ymarfer yr IP Ffrydio Avalon P-tile ar gyfer PCIe (DUT) fel y dangosir yn y canlynol
ffigwr.
Ffigur 13. Dylunio PIO Cynample Testbench Efelychiad
I gael rhagor o fanylion am y fainc brawf a’r modiwlau sydd ynddi, cyfeiriwch at Testbench ar dudalen 15.
Mae'r diagram llif canlynol yn dangos y camau i efelychu'r dyluniad example:
Ffigur 14. Gweithdrefn
- Newid i gyfeiriadur efelychu testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /efelychydd.
- Rhedeg y sgript efelychu ar gyfer yr efelychydd o'ch dewis. Cyfeiriwch at y tabl isod.
- Dadansoddwch y canlyniadau.
Nodyn: Nid yw P-Tile yn cefnogi efelychiadau PIPE cyfochrog.
Tabl 1 . Camau i Redeg Efelychu
| Efelychydd | Cyfeiriadur Gweithio | Cyfarwyddiadau |
| ModelSim * SE, Siemens * EDA QuestaSim * - Intel FPGA Edition | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Invoke vsim (trwy deipio vsim, sy'n dod i fyny ffenestr consol lle gallwch redeg y gorchmynion canlynol). 2. wneud msim_setup.tcl Nodyn: Fel arall, yn lle gwneud Camau 1 a 2, gallwch deipio: vsim -c -do msim_setup.tcl. 3. ld_debug 4. rhedeg -all 5. Mae efelychiad llwyddiannus yn gorffen gyda'r neges ganlynol, “Stopiwyd yr efelychiad oherwydd cwblhad llwyddiannus!” |
| VCS* | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Math sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=” -xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=” |
| parhad… | ||
| Efelychydd | Cyfeiriadur Gweithio | Cyfarwyddiadau |
| Nodyn: Mae'r gorchymyn uchod yn orchymyn un llinell. 2. Mae efelychiad llwyddiannus yn gorffen gyda'r neges ganlynol, “Stopiwyd yr efelychiad oherwydd cwblhad llwyddiannus!” Nodyn: I redeg efelychiad yn y modd rhyngweithiol, defnyddiwch y camau canlynol: (os ydych eisoes wedi creu gweithredadwy simv yn y modd anrhyngweithiol, dilëwch y simv a simv.diadir) 1. Agorwch y vcs_setup.sh file ac ychwanegu opsiwn dadfygio i'r gorchymyn VCS: vcs -debug_access+r 2. Lluniwch y dyluniad example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=” - xlrm\ uniq_prior_final” SKIP_SIM=1 3. Dechreuwch yr efelychiad yn y modd rhyngweithiol: simv -gui & |
Mae'r fainc brawf hon yn efelychu hyd at amrywiad Gen4 x16.
Mae'r efelychiad yn adrodd, “Stopiwyd yr efelychiad oherwydd cwblhad llwyddiannus” os nad oes unrhyw wallau.
2.3.1. Testbench
Mae'r fainc brawf yn defnyddio modiwl gyrrwr prawf, altpcietb_bfm_rp_gen4_x16.sv, i gychwyn y trafodion cyfluniad a chof. Wrth gychwyn, mae'r modiwl gyrrwr prawf yn dangos gwybodaeth o'r cofrestrau Root Port a Endpoint Configuration Space, fel y gallwch chi gydberthyn i'r paramedrau a nodwyd gennych gan ddefnyddio'r Golygydd Paramedr.
Mae'r cynample design a testbench yn cael eu cynhyrchu'n ddeinamig yn seiliedig ar y cyfluniad a ddewiswch ar gyfer yr IP P-Tile ar gyfer PCIe. Mae'r fainc brawf yn defnyddio'r paramedrau a nodir gennych yn y Golygydd Paramedr yn Intel Quartus Prime. Mae'r fainc brawf hon yn efelychu cyswllt PCI Express × 16 gan ddefnyddio rhyngwyneb cyfresol PCI Express. Mae dyluniad y fainc brawf yn caniatáu i fwy nag un cyswllt PCI Express gael ei efelychu ar y tro. Mae'r ffigwr canlynol yn cyflwyno lefel uchel view o'r cynllun PIO cynample.
Ffigur 15. Dylunio PIO Cynample Testbench Efelychiad
Mae lefel uchaf y fainc brawf yn cychwyn y prif fodiwlau canlynol:
- altpcietb_bfm_rp_gen4x16.sv —Dyma'r Root Port PCIe BFM.
// Llwybr cyfeiriadur
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip : Dyma'r dyluniad Endpoint gyda'r paramedrau rydych chi'n eu nodi.
// Llwybr cyfeiriadur
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Mae'r modiwl hwn yn darged a chychwynnydd trafodion ar gyfer y cynllun PIO example.
// Llwybr cyfeiriadur
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: Mae'r modiwl hwn yn darged a chychwynnydd trafodion ar gyfer y dyluniad SR-IOV example.
// Llwybr cyfeiriadur
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Ffigur 16. SR-IOV Dylunio Cynample Testbench Efelychiad
Yn ogystal, mae gan y fainc brawf arferion sy'n cyflawni'r tasgau canlynol:
- Yn cynhyrchu'r cloc cyfeirio ar gyfer y Endpoint ar yr amlder gofynnol.
- Yn darparu ailosodiad PCI Express wrth gychwyn.
Am ragor o fanylion am y Root Port BFM, cyfeiriwch at bennod TestBench o IP ffrydio Intel FPGA P-Tile Avalon ar gyfer Canllaw Defnyddiwr PCI Express.
Gwybodaeth Gysylltiedig
IP ffrydio Intel FPGA P-Tile Avalon ar gyfer Canllaw Defnyddiwr PCI Express
2.3.1.1. Modiwl Gyrrwr Prawf
Mae'r modiwl gyrrwr prawf, intel_pcie_ptile_tbed_hwtcl.v, yn cyflymu'r BFM lefel uchaf, altpcietb_bfm_top_rp.v.
Mae'r BFM lefel uchaf yn cwblhau'r tasgau canlynol:
- Cychwyn y gyrrwr a'r monitor.
- Yn cychwyn y Root Port BFM.
- Yn cychwyn y rhyngwyneb cyfresol.
Mae'r modiwl ffurfweddu, altpcietb_g3bfm_configure.v, yn cyflawni'r tasgau canlynol:
- Yn ffurfweddu ac yn aseinio'r BARs.
- Yn ffurfweddu'r Root Port a Endpoint.
- Yn arddangos gosodiadau Configuration Space, BAR, MSI, MSI-X ac AER cynhwysfawr.
2.3.1.2. Dylunio PIO Cynample Testbench
Mae'r ffigur isod yn dangos y cynllun PIO example hierarchaeth dylunio efelychiad. Mae'r profion ar gyfer y cynllun PIO example yn cael eu diffinio gyda'r paramedr apps_type_hwtcl wedi'i osod i
3. Mae'r profion sy'n cael eu rhedeg o dan y gwerth paramedr hwn wedi'u diffinio yn ebfm_cfg_rp_ep_rootport, find_mem_bar ac downstream_loop.
Ffigur 17. PIO Design Example Hierarchaeth Dylunio Efelychu
Mae'r fainc brawf yn dechrau gyda hyfforddiant cyswllt ac yna'n cyrchu gofod ffurfweddu'r IP ar gyfer cyfrif. Tasg o'r enw downstream_loop (a ddiffinnir yn y Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) wedyn yn perfformio prawf cyswllt PCIe. Mae'r prawf hwn yn cynnwys y camau canlynol:
- Rhowch orchymyn ysgrifennu cof i ysgrifennu un gair o ddata i'r cof ar sglodion y tu ôl i'r Endpoint.
- Cyhoeddi gorchymyn darllen cof i ddarllen data yn ôl o'r cof ar sglodion.
- Cymharwch y data darllen gyda'r data ysgrifennu. Os ydynt yn cyfateb, mae'r prawf yn cyfrif hyn fel Llwyddiant.
- Ailadroddwch Gamau 1, 2 a 3 ar gyfer 10 iteriad.
Mae'r ysgrifennu cof cyntaf yn digwydd o gwmpas 219 ni. Fe'i dilynir gan ddarlleniad cof ar ryngwyneb Avalon-ST RX yr IP caled P-tile ar gyfer PCIe. Mae'r TLP Cwblhau yn ymddangos yn fuan ar ôl y cais darllen cof ar ryngwyneb Avalon-ST TX.
2.3.1.3. SR-IOV Dylunio Cynample Testbench
Mae'r ffigur isod yn dangos y cynllun SR-IOV example hierarchaeth dylunio efelychiad. Mae'r profion ar gyfer y dyluniad SR-IOV exampyn cael eu cyflawni gan y dasg o'r enw sriov_test,
a ddiffinnir yn altpcietb_bfm_cfbp.sv.
Ffigur 18. SR-IOV Dylunio Cynample Hierarchaeth Dylunio Efelychu
Mae mainc brawf SR-IOV yn cefnogi hyd at ddwy Swyddogaeth Gorfforol (PFs) a 32 Swyddogaeth Rithwir (VFs) fesul PF.
Mae'r fainc brawf yn dechrau gyda hyfforddiant cyswllt ac yna'n cyrchu gofod ffurfweddu'r IP ar gyfer cyfrif. Ar ôl hynny, mae'n cyflawni'r camau canlynol:
- Anfon cais cof ysgrifennu at PF ac yna cais darllen cof i ddarllen yn ôl yr un data er mwyn cymharu. Os yw'r data darllen yn cyfateb i'r data ysgrifennu, mae
a Pas. Perfformir y prawf hwn gan y dasg o'r enw my_test (a ddiffinnir yn altpcietb_bfm_cfbp.v). Mae'r prawf hwn yn cael ei ailadrodd ddwywaith ar gyfer pob PF. - Anfonwch gais cof ysgrifennu at VF ac yna cais darllen cof i ddarllen yn ôl yr un data er mwyn cymharu. Os yw'r data darllen yn cyfateb i'r data ysgrifennu, mae
a Pas. Perfformir y prawf hwn gan y dasg o'r enw cfbp_target_test (a ddiffinnir yn altpcietb_bfm_cfbp.v). Mae'r prawf hwn yn cael ei ailadrodd ar gyfer pob VF.
Mae'r ysgrifennu cof cyntaf yn digwydd o gwmpas 263 ni. Fe'i dilynir gan ddarlleniad cof ar ryngwyneb Avalon-ST RX o PF0 o'r P-tile Hard IP ar gyfer PCIe. Mae'r TLP Cwblhau yn ymddangos yn fuan ar ôl y cais darllen cof ar ryngwyneb Avalon-ST TX.
2.4. Llunio'r Dyluniad Example
- Llywiwch i /intel_pcie_ptile_ast_0_example_design/ ac agor pcie_ed.qpf.
- Os dewiswch un o'r ddau becyn datblygu canlynol, mae'r gosodiadau cysylltiedig â VID wedi'u cynnwys yn y .qsf file o'r dyluniad a gynhyrchir example, ac nid yw'n ofynnol i chi eu hychwanegu â llaw. Sylwch fod y gosodiadau hyn yn benodol i'r bwrdd.
• Pecyn datblygu Intel Stratix 10 DX P-Tile ES1 FPGA
• Pecyn datblygu FPGA Intel Stratix 10 DX P-Tile Production
• Pecyn datblygu FPGA Cyfres-F Intel Agilex P-Tile ES0 - Ar y ddewislen Prosesu, dewiswch Start Compilation.
2.5. Gosod y Linux Kernel Driver
Cyn y gallwch chi brofi'r dyluniad cynampMewn caledwedd, rhaid i chi osod y cnewyllyn Linux
gyrrwr. Gallwch ddefnyddio'r gyrrwr hwn i wneud y profion canlynol:
• Prawf cyswllt PCIe sy'n perfformio 100 yn ysgrifennu ac yn darllen
• Gofod cof DWORD
yn darllen ac yn ysgrifennu
• Configuration Space Mae DWORD yn darllen ac yn ysgrifennu
(1)
Yn ogystal, gallwch ddefnyddio'r gyrrwr i newid gwerth y paramedrau canlynol:
• Y BAR yn cael ei ddefnyddio
• Y ddyfais a ddewiswyd (trwy nodi'r rhifau bws, dyfais a swyddogaeth (BDF) ar gyfer
y ddyfais)
Cwblhewch y camau canlynol i osod y gyrrwr cnewyllyn:
- Llywiwch i ./software/kernel/linux o dan yr exampcyfeiriadur cynhyrchu dylunio.
- Newidiwch y caniatâd ar osod, llwytho a dadlwytho files:
$chmod 777 gosod llwyth dadlwytho - Gosodwch y gyrrwr:
$ sudo ./install - Gwiriwch osodiad y gyrrwr:
$lsmod | grep intel_fpga_pcie_drv
Canlyniad disgwyliedig:
intel_fpga_pcie_drv 17792 0 - Gwiriwch fod Linux yn cydnabod y dyluniad PCIe example:
$lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Nodyn: Os ydych chi wedi newid yr ID Gwerthwr, rhowch yr ID Gwerthwr newydd yn lle Intel's
ID Gwerthwr yn y gorchymyn hwn.
Canlyniad disgwyliedig:
Gyrrwr cnewyllyn yn cael ei ddefnyddio: intel_fpga_pcie_drv
2.6. Rhedeg y Dyluniad Example
Dyma'r gweithrediadau prawf y gallwch eu perfformio ar ddyluniad P-Tile Avalon-ST PCIe examples:
- Drwy gydol y canllaw defnyddiwr hwn, mae gan y termau gair, DWORD a QWORD yr un ystyr ag sydd ganddynt yn y Fanyleb Sylfaen PCI Express. Mae gair yn 16 did, mae DWORD yn 32 did, a QWORD yn 64 did.
Tabl 2. Gweithrediadau Prawf a Gefnogir gan y P-Tile Avalon-ST PCIe Design Examples
| Gweithrediadau | BAR Angenrheidiol | Gyda chefnogaeth P-Tile Avalon-ST PCIe Design Example |
| 0: Prawf cyswllt – 100 yn ysgrifennu ac yn darllen | 0 | Oes |
| 1: Ysgrifennu gofod cof | 0 | Oes |
| 2: Darllen gofod cof | 0 | Oes |
| 3: Ysgrifennu gofod ffurfweddu | Amh | Oes |
| 4: Darllen gofod ffurfweddu | Amh | Oes |
| 5: Newid BAR | Amh | Oes |
| 6: Newid dyfais | Amh | Oes |
| 7: Galluogi SR-IOV | Amh | Oes (*) |
| 8: Gwnewch brawf cyswllt ar gyfer pob swyddogaeth rithwir alluog sy'n perthyn i'r ddyfais gyfredol | Amh | Oes (*) |
| 9: Perfformio DMA | Amh | Nac ydw |
| 10: Rhoi'r gorau i'r rhaglen | Amh | Oes |
Nodyn: (*) Mae'r gweithrediadau prawf hyn ar gael dim ond pan fydd y dyluniad SR-IOV exampdewisir le.
2.6.1. Rhedeg y PIO Design Example
- Llywiwch i ./software/user/example o dan y dyluniad example cyfeiriadur.
- Lluniwch y dyluniad exampcais:
$ gwneuthur - Rhedeg y prawf:
$ sudo ./intel_fpga_pcie_link_test
Gallwch redeg prawf cyswllt Intel FPGA IP PCIe mewn modd llaw neu awtomatig. Dewiswch o:
• Yn y modd awtomatig, mae'r cais yn dewis y ddyfais yn awtomatig. Mae'r prawf yn dewis y ddyfais Intel PCIe gyda'r BDF isaf trwy baru ID y Gwerthwr.
Mae'r prawf hefyd yn dewis y BAR isaf sydd ar gael.
• Yn y modd llaw, mae'r prawf yn eich holi am y bws, dyfais, a rhif swyddogaeth a BAR.
Ar gyfer y Intel Stratix 10 DX neu Intel Agilex Datblygu Kit, gallwch chi benderfynu ar y
BDF trwy deipio'r gorchymyn canlynol:
$lspci -d 1172:
4. Dyma samptrawsgrifiadau ar gyfer moddau awtomatig a llaw:
Modd awtomatig:
Modd llaw:
Gwybodaeth Gysylltiedig
Arolygydd Cyswllt PCIe Drosoddview
Defnyddiwch yr Arolygydd Cyswllt PCIe i fonitro'r cyswllt yn yr Haenau Ffisegol, Cyswllt Data a Thrafodion.
2.6.2. Rhedeg y SR-IOV Design Example
Dyma'r camau i brofi'r dyluniad SR-IOV exampar galedwedd:
- Rhedeg prawf cyswllt Intel FPGA IP PCIe trwy redeg y sudo ./
gorchymyn intel_fpga_pcie_link_test ac yna dewiswch yr opsiwn 1:
Dewiswch ddyfais â llaw. - Rhowch BDF y swyddogaeth ffisegol y dyrennir y swyddogaethau rhithwir ar ei chyfer.
- Rhowch BAR “0” i fynd ymlaen i ddewislen y prawf.
- Rhowch opsiwn 7 i alluogi SR-IOV ar gyfer y ddyfais gyfredol.
- Rhowch nifer y swyddogaethau rhithwir i'w galluogi ar gyfer y ddyfais gyfredol.
- Rhowch opsiwn 8 i berfformio prawf cyswllt ar gyfer pob swyddogaeth rithwir alluog a neilltuwyd ar gyfer y swyddogaeth gorfforol. Bydd y cymhwysiad prawf cyswllt yn ysgrifennu 100 cof gydag un gair o ddata yr un ac yna'n darllen y data yn ôl i'w wirio. Bydd y cais yn argraffu nifer y swyddogaethau rhithwir a fethodd y prawf cyswllt ar ddiwedd y prawf.
7. Mewn terfynell newydd, rhedwch yr lspci –d 1172: | grep -c Gorchymyn “Altera” i wirio cyfrif PFs a VFs. Y canlyniad disgwyliedig yw swm nifer y swyddogaethau corfforol a nifer y swyddogaethau rhithwir.
P-teils Avalon Streaming IP ar gyfer PCI Express Dylunio
Example Archifau Canllaw Defnyddwyr
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO
9001:2015
Wedi cofrestru
Hanes Adolygu Dogfennau ar gyfer y Intel P-Tile Avalon
Ffrydio IP Caled ar gyfer PCIe Design Exampgyda Canllaw Defnyddiwr
| Fersiwn y Ddogfen | Fersiwn Intel Quartus Prime | Fersiwn IP | Newidiadau |
| 2021.10.04 | 21.3 | 6.0.0 | Wedi newid y ffurfweddiadau a gefnogir ar gyfer y dyluniad SR-IOV example o Gen3 x16 EP a Gen4 x16 EP i Gen3 x8 EP a Gen4 x8 EP yn y Disgrifiad Swyddogaethol ar gyfer Rhithwiroli I/O Gwraidd Sengl (SR-IOV) Design Exampadran le. Ychwanegwyd y gefnogaeth ar gyfer Pecyn Datblygu FPGA Cynhyrchu Teils P-Teils Intel Stratix 10 DX at y Generating the Design Exampadran le. |
| 2021.07.01 | 21.2 | 5.0.0 | Wedi dileu'r tonffurfiau efelychu ar gyfer y dyluniad PIO a SR-IOV examples o'r adran Efelychu'r Dyluniad Example. Wedi diweddaru'r gorchymyn i arddangos y BDF yn yr adran Rhedeg y PIO Design Example. |
| 2020.10.05 | 20.3 | 3.1.0 | Wedi dileu'r adran Cofrestri ers dyluniad Avalon Streaming exampnid oes gan les gofrestr reolaeth. |
| 2020.07.10 | 20.2 | 3.0.0 | Ychwanegwyd tonffurfiau efelychiad, disgrifiadau achos prawf a disgrifiadau o ganlyniadau profion ar gyfer y cynllun examples. Ychwanegwyd cyfarwyddiadau efelychu ar gyfer yr efelychydd ModelSim at Simulating the Design Exampadran le. |
| 2020.05.07 | 20.1 | 2.0.0 | Diweddaru teitl y ddogfen i IP ffrydio Intel FPGA P-Tile Avalon ar gyfer PCI Express Design ExampCanllaw Defnyddiwr i gwrdd â chanllawiau enwi cyfreithiol newydd. Wedi diweddaru'r gorchymyn efelychu modd rhyngweithiol VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Ychwanegwyd dyluniad SR-IOV cynampgyda disgrifiad. |
| 2019.11.13 | 19.3 | 1.0.0 | Ychwanegwyd Endpoint Gen4 x8 a Gen3 x8 Endpoint at y rhestr o ffurfweddiadau a gefnogir. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Rhyddhad cychwynnol. |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO
9001:2015
Wedi cofrestru
Fersiwn Ar-lein
Anfon Adborth
ID: 683038
UG-20234
Fersiwn: 2021.10.04
Dogfennau / Adnoddau
 |
intel FPGA P-Tile Avalon Ffrydio IP ar gyfer PCI Express Design Example [pdfCanllaw Defnyddiwr FPGA P-Tile, Avalon Streaming IP ar gyfer PCI Express Design Example, FPGA P-Tile Avalon Streaming IP ar gyfer PCI Express Design Example, FPGA P-Tile Avalon Ffrydio IP |
