Isel Latency E-Teil 40G Ethernet Intel FPGA IP Design Example
Canllaw Cychwyn Cyflym
Mae craidd IP Intel® FPGA IP E-Tile Latency Isel 40G Ethernet yn darparu mainc brawf efelychu a dyluniad caledwedd blaenorolample sy'n cefnogi llunio a phrofi caledwedd. Pan fyddwch chi'n cynhyrchu'r dyluniad example, mae golygydd paramedr Intel Quartus® Prime IP yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad mewn caledwedd. Yn ogystal, gallwch lawrlwytho'r dyluniad caledwedd a luniwyd i becyn datblygu dyfais-benodol Intel ar gyfer profion rhyngweithredol. Mae'r Intel FPGA IP hefyd yn cynnwys copi yn unig exampgyda phrosiect y gallwch ei ddefnyddio i amcangyfrif maes craidd ac amseriad IP yn gyflym. Mae'r Isel Latency E-Tile 40G Ethernet Intel FPGA IP yn cefnogi dylunio example cynhyrchu gydag ystod eang o baramedrau. Fodd bynnag, mae'r dyluniad exampNid yw les yn cwmpasu'r holl baramedrau posibl o'r E-Tile Latency Isel 40G Ethernet Intel FPGA IP Core.
Camau Datblygu ar gyfer y Dyluniad Example
Gwybodaeth Gysylltiedig
- Isel Latency E-Tile 40G Ethernet Intel FPGA IP Canllaw Defnyddiwr
I gael gwybodaeth fanwl am E-Tile Latency Isel 40G Ethernet IP. - Nodiadau Rhyddhau IP IP E-Teil Latency Isel 40G Ethernet Intel FPGA
Mae'r Nodiadau Rhyddhau IP yn rhestru newidiadau IP mewn datganiad penodol.
Cynhyrchu'r Dyluniad Example
Gweithdrefn
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Example Design Tab yn y Isel Latency E-Tile 40G Golygydd Paramedr Ethernet
Dewiswch Stratix 10 TX E-Tile Transceiver Signal Signal Kit Datblygu i gynhyrchu dyluniad example ar gyfer dyfeisiau Intel Stratix® 10. Dewiswch Pecyn Datblygu Transceiver-SoC cyfres F Agilex i gynhyrchu dyluniad cynampar gyfer dyfeisiau Intel Agilex™.
Dilynwch y camau hyn i gynhyrchu'r dyluniad caledwedd example a testbench:
- Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd
i greu prosiect Intel Quartus Prime newydd, neu File ➤ Prosiect Agored i agor prosiect meddalwedd Intel Quartus Prime sy'n bodoli eisoes. Mae'r dewin yn eich annog i nodi teulu dyfais a dyfais.
Nodyn: Mae'r dyluniad example yn trosysgrifo'r dewis gyda'r ddyfais ar y bwrdd targed. Rydych chi'n nodi'r bwrdd targed o'r ddewislen dylunio example opsiynau yn yr Example Dylunio tab (Cam 8). - Yn y Catalog IP, lleolwch a dewiswch Low Latency E-Tile 40G Ethernet Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
- Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae golygydd paramedr Intel Quartus Prime IP yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
- Cliciwch OK. Mae golygydd paramedr IP yn ymddangos.
- Ar y tab IP, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
Nodyn: Y Latency Isel E-Teil 40G Ethernet Intel FPGA IP dylunio exampnid yw le yn efelychu'n gywir ac nid yw'n gweithio'n gywir os byddwch yn nodi unrhyw un o'r paramedrau canlynol:- Galluogi pasio drwodd rhagymadrodd wedi'i droi ymlaen
- Gosodiad hwyrni parod i werth 3
- Galluogi mewnosod TX CRC wedi'i ddiffodd
- Ar yr Example Design tab, o dan Example Dylunio Files, galluogi'r opsiwn Efelychu i gynhyrchu'r fainc brawf, a dewis yr opsiwn Synthesis i gynhyrchu'r casgliad yn unig a'r dyluniad caledwedd examples.
Nodyn: Ar yr Example Dylunio tab, o dan Fformat HDL Wedi'i Gynhyrchu, dim ond Verilog HDL sydd ar gael. Nid yw'r craidd IP hwn yn cefnogi VHDL. - O dan y Pecyn Datblygu Targed dewiswch Becyn Datblygu Uniondeb Signal Trosglwyddydd E-Teil Stratix 10 TX neu Becyn Datblygu Transceiver-SoC cyfres F Agilex.
Nodyn: Mae'r pecyn datblygu a ddewiswch yn trosysgrifo'r dewis dyfais yn Step- Dyfais darged E-deils Intel Stratix 10 yw 1SG280LU3F50E3VGS1.
- Targed dyfais E-deils Intel Agilex yw AGFB014R24A2E2VR0.
- Cliciwch ar Generate Example Dylunio botwm. Mae'r Select Example Design Directory ffenestr yn ymddangos.
- Os ydych chi am addasu'r dyluniad example llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (alt_e40c3_0_example_design), porwch i'r llwybr newydd a theipiwch y dyluniad newydd exampenw cyfeiriadur (ample_dir>).
- Cliciwch OK.
Gwybodaeth Gysylltiedig
- Paramedrau Craidd IP
Yn darparu mwy o wybodaeth am addasu eich craidd IP. - Pecyn Datblygu Uniondeb Signal Intel Stratix 10 E-Tile TX
- Pecyn Datblygu FPGA Cyfres-F Intel Agilex
Dylunio Cynample Paramedrau
Paramedrau yn yr Exampgyda Tab Dylunio
| Paramedr | Disgrifiad |
| Dewiswch Dylunio | Ar gael cynample dyluniadau ar gyfer y gosodiadau paramedr IP. Pan fyddwch chi'n dewis dyluniad o'r llyfrgell Rhagosodedig, mae'r maes hwn yn dangos y dyluniad a ddewiswyd. |
| Example Dylunio Files | Mae'r files i gynhyrchu ar gyfer y cyfnod datblygu gwahanol.
• Efelychiad-yn cynhyrchu'r angenrheidiol files ar gyfer efelychu y cynampdylunio. • Synthesis-yn cynhyrchu'r synthesis files. Defnyddiwch y rhain files i lunio'r dyluniad yn y meddalwedd Intel Quartus Prime Pro Edition ar gyfer profi caledwedd a pherfformio dadansoddiad amseru statig. |
| Cynhyrchu File Fformat | Fformat y RTL files ar gyfer efelychu - Verilog neu VHDL. |
| Bwrdd Dethol | Caledwedd â chymorth ar gyfer gweithredu dyluniad. Pan fyddwch yn dewis bwrdd datblygu Intel, bydd y Dyfais Targed yw'r un sy'n cyfateb i'r ddyfais ar y Pecyn Datblygu.
Os nad yw'r ddewislen hon ar gael, nid oes bwrdd a gefnogir ar gyfer yr opsiynau a ddewiswch. Pecyn Datblygu Transceiver-SoC cyfres F Agilex: Mae'r opsiwn hwn yn caniatáu ichi brofi'r dyluniad example ar y pecyn datblygu IP Intel FPGA dethol. Mae'r opsiwn hwn yn dewis y Dyfais Targed o ADFB014R24A2E2VR0. Os oes gan eich adolygiad bwrdd radd dyfais wahanol, gallwch newid y ddyfais darged. |
| parhad… | |
| Paramedr | Disgrifiad |
| Stratix 10 TX E-Tile Transceiver Signal Uniondeb Pecyn Datblygu: Mae'r opsiwn hwn yn caniatáu ichi brofi'r dyluniad example ar y pecyn datblygu IP Intel FPGA dethol. Mae'r opsiwn hwn yn dewis y Dyfais Targed o 1ST280EY2F55E2VG. Os oes gan eich adolygiad bwrdd radd dyfais wahanol, gallwch newid y ddyfais darged.
Dim: Nid yw'r opsiwn hwn yn cynnwys yr agweddau caledwedd ar gyfer y dyluniad example. |
Strwythur Cyfeiriadur
Dyluniad craidd IP Ethernet E-Teil Isel Latency 40G cynample file cyfeirlyfrau yn cynnwys y canlynol a gynhyrchwyd files ar gyfer y cynllun example.
Strwythur Cyfeiriadur ar gyfer y Dyluniad a Gynhyrchwyd Example
- Yr efelychiad files (testbench ar gyfer efelychu yn unig) wedi'u lleoli ynample_dir>/example_testbench.
- Mae'r casgliad yn unig example design wedi ei leoli ynample_dir>/ compilation_test_design.
- Cyfluniad a phrawf caledwedd files (y dyluniad caledwedd example) wedi eu lleoli ynample_dir>/hardware_test_design
Cyfeirlyfr a File Disgrifiadau
| File Enwau | Disgrifiad |
| eth_ex_40g.qpf | Prosiect Intel Quartus Prime file. |
| eth_ex_40g.qsf | Gosodiadau prosiect Intel Quartus Prime file. |
| parhad… | |
| File Enwau | Disgrifiad |
| eth_ex_40g.sdc | Crynodeb * Cyfyngiadau Dylunio file. Gallwch gopïo ac addasu hwn file ar gyfer eich dyluniad IP IP FPGA Intel Latency Isel E-Tile 40G Ethernet. |
| eth_ex_40g.srf | Rheol atal neges prosiect Intel Quartus Prime file. |
| eth_ex_40g.v | Lefel uchaf Verilog HDL dylunio cynample file. |
| eth_ex_40g_clock.sdc | Crynodeb Cyfyngiadau Dylunio file ar gyfer clociau. |
| cyffredin/ | Dylunio caledwedd cynampgyda chefnogaeth files. |
| hwtest/prif.tcl | Prif file ar gyfer cyrchu System Console. |
Efelychu'r Dyluniad Example Testbench
Gallwch chi lunio ac efelychu'r dyluniad trwy redeg sgript efelychu o'r anogwr gorchymyn.
- Yn yr anogwr gorchymyn, newidiwch y cyfeiriadur gweithio iample_dir>/example_testbench.
- Rhedeg y sgript efelychu ar gyfer yr efelychydd a gefnogir o'ch dewis. Mae'r sgript yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd
Cyfarwyddiadau i Efelychu y Testbench
| Efelychydd | Cyfarwyddiadau |
| ModelSim* | Yn y llinell orchymyn, teipiwch vsim -do run_vsim.do.
Os yw'n well gennych efelychu heb fagu'r ModelSim GUI, teipiwch vsim -c -do run_vsim.do. Nodyn: Ni all yr efelychwyr ModelSim-AE a ModelSim-ASE efelychu'r craidd IP hwn. Rhaid i chi ddefnyddio efelychydd ModelSim arall a gefnogir fel ModelSim SE. |
| VCS* | Yn y llinell orchymyn, teipiwch sh run_vcs.sh |
| VCS MX | Yn y llinell orchymyn, teipiwch sh run_vcsmx.sh.
Defnyddiwch y sgript hon pan fydd y dyluniad yn cynnwys Verilog HDL a System Verilog gyda VHDL. |
| NCSim | Yn y llinell orchymyn, teipiwch sh run_ncsim.sh |
| Xcelium* | Yn y llinell orchymyn, teipiwch sh run_xcelium.sh |
Mae efelychiad llwyddiannus yn gorffen gyda'r neges ganlynol: Efelychu Pasiwyd. neu Testbench wedi'i gwblhau. Ar ôl cwblhau'n llwyddiannus, gallwch ddadansoddi'r canlyniadau.
Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd
Mae golygydd paramedr craidd IP Intel FPGA yn caniatáu ichi lunio a ffurfweddu'r dyluniad example ar becyn datblygu targed
I lunio a ffurfweddu cynllun exampAr galedwedd, dilynwch y camau hyn:
- Lansiwch feddalwedd Intel Quartus Prime Pro Edition a dewiswch Processing ➤ Start Compilation i lunio'r dyluniad.
- Ar ôl i chi gynhyrchu gwrthrych SRAM file .sof, dilynwch y camau hyn i raglennu'r dyluniad caledwedd exampar y ddyfais Intel:
- Dewiswch Offer ➤ Rhaglennydd.
- Yn y Rhaglennydd, cliciwch Gosod Caledwedd.
- Dewiswch ddyfais rhaglennu.
- Dewiswch ac ychwanegwch fwrdd Intel TX i'ch sesiwn Intel Quartus Prime Pro Edition.
- Sicrhewch fod y Modd wedi'i osod i JTAG.
- Dewiswch y ddyfais Intel a chliciwch Ychwanegu Dyfais. Mae'r Rhaglennydd yn dangos diagram bloc o'r cysylltiadau rhwng y dyfeisiau ar eich bwrdd.
- Yn y rhes gyda'ch .sof, gwiriwch y blwch ar gyfer y .sof.
- Trowch yr opsiwn Rhaglen/Ffurfweddu ymlaen ar gyfer y .sof.
- Cliciwch Cychwyn.
Gwybodaeth Gysylltiedig
- Casgliad Cynyddrannol ar gyfer Dylunio Hierarchaidd a Seiliedig ar Dîm
- Rhaglennu Dyfeisiau FPGA Intel
Newid Dyfais Targed mewn Dylunio Caledwedd Example
Os ydych chi wedi dewis Pecyn Datblygu Uniondeb Signal Signal Transceiver E-Tile Stratix 10 TX fel eich dyfais darged, mae craidd IP FPGA IP Ethernet E-Tile Latency Isel 40G yn cynhyrchu cyn caledwedd.ample dylunio ar gyfer dyfais targed 1ST280EY2F55E2VG. Os ydych chi wedi dewis Pecyn Datblygu Transceiver-SoC cyfres-F Agilex fel eich dyfais darged, mae craidd IP FPGA IP Ethernet E-Tile Latency Isel 40G yn cynhyrchu cyn caledwedd.ample dylunio ar gyfer dyfais targed AGFB014R24A2E2VR0. Efallai y bydd y ddyfais targed penodedig yn wahanol i'r ddyfais ar eich pecyn datblygu. I newid y ddyfais targed yn eich dyluniad caledwedd example, dilynwch y camau hyn:
- Lansio meddalwedd Intel Quartus Prime Pro Edition ac agor y prosiect prawf caledwedd file /hardware_test_design/eth_ex_40g.qpf.
- Ar y ddewislen Aseiniadau, cliciwch Dyfais. Mae'r blwch deialog Dyfais yn ymddangos.
- Yn y blwch deialog Dyfais, dewiswch dabl dyfais targed yn seiliedig ar E-deils sy'n cyfateb i rif rhan y ddyfais ar eich pecyn datblygu. Cyfeiriwch at y ddolen pecyn datblygu ar yr Intel websafle am fwy o wybodaeth.
- Mae anogwr yn ymddangos pan fyddwch chi'n dewis dyfais, fel y dangosir yn y ffigur isod. Dewiswch Na i gadw'r aseiniadau pin a gynhyrchir a'r aseiniadau I/O.
Anogwr Intel Quartus Prime ar gyfer Dewis Dyfais
- Perfformiwch gasgliad llawn o'ch dyluniad.
Nawr gallwch chi brofi'r dyluniad ar eich caledwedd.
Gwybodaeth Gysylltiedig
- Pecyn Datblygu Uniondeb Signal Intel Stratix 10 E-Tile TX
- Pecyn Datblygu FPGA Cyfres-F Intel Agilex
Profi'r E-Tile Latency Isel 40G Ethernet Intel FPGA Dylunio IP mewn Caledwedd
Ar ôl i chi lunio'r Isel Latency E-Tile 40G Ethernet Intel FPGA IP craidd dylunio example a'i ffurfweddu ar eich dyfais Intel, gallwch ddefnyddio'r Consol System i raglennu'r craidd IP a'i gofrestrau craidd IP PHY Brodorol wedi'u mewnosod. I droi'r Consol System ymlaen a phrofi'r dyluniad caledwedd example, dilynwch y camau hyn:
- Yn y meddalwedd Intel Quartus Prime Pro Edition, dewiswch Tools ➤ System Debugging Tools ➤ System Console i lansio'r consol system.
- Yn y cwarel Tcl Console, teipiwch cd hwtest i newid cyfeiriadur i /hardware_test_design/hwtest.
- Teipiwch ffynhonnell main.tcl i agor cysylltiad â'r JTAG meistr.
Dyluniad ychwanegol cynampMae gorchmynion le ar gael i raglennu'r craidd IP:
- chkphy_statws: Yn arddangos yr amleddau cloc a statws clo PHY.
- chkmac_stats: Yn arddangos y gwerthoedd yn y cownteri ystadegau MAC.
- stat_holl_glir : Yn clirio'r cownteri ystadegau craidd IP.
- cychwyn_pkt_gen: Yn cychwyn y generadur pecyn.
- stop_pkt_gen: Yn atal y generadur pecyn.
- sys_reset_digital_analog: Ailosod system.
- dolen_on: Yn troi loopback cyfresol mewnol ymlaen
- loop_off: Yn diffodd dolen cyfresol fewnol.
- reg_darllen : Yn dychwelyd gwerth y gofrestr graidd IP yn .
- reg_ysgrifennu : Yn ysgrifennu i'r gofrestr graidd IP yn y cyfeiriad .
Dilynwch y weithdrefn brawf yn adran Profi Caledwedd y dyluniad example ac arsylwi ar y canlyniadau prawf yn y Consol System.
Gwybodaeth Gysylltiedig
Dadansoddi a Dadfygio Dyluniadau gyda Consol System
Dylunio Cynample Disgrifiad
Mae'r cynllun E-teils 40G Ethernet cynampMae le yn dangos swyddogaethau craidd IP IP FPGA Intel E-Tile Latency Isel 40G Ethernet, gyda rhyngwyneb transceiver E-teils yn cydymffurfio â manyleb CAUI-802.3 safonol IEEE 4ba. Gallwch chi gynhyrchu'r dyluniad o'r Example Dylunio tab yn y Latency Isel E-Tile 40G Ethernet Intel FPGA golygydd paramedr IP.
I gynhyrchu'r dyluniad example, yn gyntaf rhaid i chi osod y gwerthoedd paramedr ar gyfer yr amrywiad craidd IP rydych chi'n bwriadu ei gynhyrchu yn eich cynnyrch terfynol. Cynhyrchu'r dyluniad exampmae le yn creu copi o'r craidd IP; y fainc brawf a dylunio caledwedd exampdefnyddiwn yr amrywiad hwn fel y DUT. Os na fyddwch yn gosod y gwerthoedd paramedr ar gyfer y DUT i gyd-fynd â'r gwerthoedd paramedr yn eich cynnyrch terfynol, mae'r dyluniad exampNid yw le rydych chi'n ei gynhyrchu yn arfer yr amrywiad craidd IP rydych chi'n ei fwriadu.
Nodyn:
Mae'r fainc brawf yn dangos prawf sylfaenol o'r craidd IP. Ni fwriedir iddo gymryd lle amgylchedd dilysu llawn. Rhaid i chi gyflawni gwiriad mwy helaeth o'ch dyluniad IP FPGA Ethernet E-Teil Isel Latency 40G eich hun mewn efelychiad ac mewn caledwedd.
Nodweddion
- Yn cefnogi craidd IP MAC / PCS IP 40G Ethernet ar gyfer trosglwyddydd E-deils gan ddefnyddio dyfais Intel Stratix 10 neu Intel Agilex.
- Yn cefnogi hyfforddiant pasio trwodd a chyswllt rhagarweiniol.
- Yn cynhyrchu dyluniad example gyda nodwedd cownteri stats MAC.
- Yn darparu mainc brawf a sgript efelychu.
Gofynion Caledwedd a Meddalwedd
I brofi y cynampGyda dylunio, defnyddiwch y caledwedd a'r meddalwedd canlynol:
- Meddalwedd Intel Quartus Prime Pro Edition
- Consol System
- ModelSim, VCS, VCS MX, NCSim, neu Efelychydd Xcelium
- Pecyn Datblygu Uniondeb Signal Trosglwyddydd E-Teil Intel Stratix 10 TX neu Becyn Datblygu Transceiver-SoC cyfres F Intel
Disgrifiad Swyddogaethol
Mae'r adran hon yn disgrifio craidd 40G Ethernet MAC/PCS IP gan ddefnyddio'r ddyfais Intel mewn trosglwyddydd seiliedig ar E-deils. Yn y cyfeiriad trawsyrru, mae'r MAC yn derbyn fframiau cleientiaid ac yn mewnosod bwlch rhyng-baced (IPG), rhagymadrodd, cychwyn amffinydd ffrâm (SFD), padin, a darnau CRC cyn eu trosglwyddo i'r PHY. Mae'r PHY yn amgodio'r ffrâm MAC yn ôl yr angen ar gyfer trosglwyddo dibynadwy dros y cyfryngau i'r pen pell. Yn y cyfeiriad derbyn, mae'r PHY yn trosglwyddo fframiau i'r MAC. Mae'r MAC yn derbyn fframiau o'r PHY, yn perfformio sieciau, yn tynnu'r CRC, rhaglith, a SFD, ac yn trosglwyddo gweddill y ffrâm i'r cleient.
Efelychiad
Mae'r fainc brawf yn anfon traffig trwy'r craidd IP, gan ymarfer yr ochr drosglwyddo ac ochr derbyn y craidd IP.
E-Teil Latency Isel 40G Ethernet Design Example Diagram Bloc
Mae'r cynllun efelychiad cynampgyda prawf lefel uchaf file yn sylfaenol_avl_tb_top.sv. hwn file yn darparu cyfeirnod cloc clk_ref o 156.25 Mhz i'r PHY. Mae'n cynnwys tasg i anfon a derbyn 10 pecyn.
Mainc Prawf Craidd Ethernet 40G Latency Isel E-Teil File Disgrifiadau
| File Enwau | Disgrifiad |
| Testbench ac Efelychiad Files | |
| sylfaenol_avl_tb_top.sv | Mainc brawf lefel uchaf file. Mae'r fainc brawf yn cychwyn y DUT ac yn rhedeg tasgau Verilog HDL i gynhyrchu a derbyn pecynnau. |
| sylfaenol_avl_tb_top_nc.sv | Mainc brawf lefel uchaf file gydnaws â'r efelychydd NCSim. |
| sylfaenol_avl_tb_top_msim.sv | Mainc brawf lefel uchaf file gydnaws â'r efelychydd ModelSim. |
| Sgriptiau Testbench | |
| rhedeg_vsim.do | Sgript ModelSim Mentor Graphics* i redeg y fainc brawf. |
| rhedeg_vcs.sh | Sgript Synopsys VCS i redeg y fainc brawf. |
| parhad… | |
| File Enwau | Disgrifiad |
| rhedeg_vcsmx.sh | Sgript Synopsys VCS MX (wedi'i gyfuno Verilog HDL a System Verilog â VHDL) i redeg y fainc brawf. |
| rhedeg_ncsim.sh | Sgript Cadence NCSim i redeg y fainc brawf. |
| rhedeg_xcelium.sh | Sgript Cadence Xcelium i redeg y fainc brawf. |
Mae'r rhediad prawf llwyddiannus yn dangos allbwn sy'n cadarnhau'r ymddygiad canlynol:
- Aros am cloc RX i setlo
- Argraffu statws PHY
- Anfon 10 pecyn
- Yn derbyn 10 pecyn
- Yn dangos “Testbench wedi'i chwblhau.”
Mae'r sampMae allbwn le yn dangos rhediad prawf efelychu llwyddiannus:
- # Aros am aliniad RX
- #RX desgiw dan glo
- Aliniad lôn #RX wedi'i gloi
- #TX wedi'i alluogi
- #**Anfon Pecyn 1…
- #**Anfon Pecyn 2…
- #**Anfon Pecyn 3…
- #**Anfon Pecyn 4…
- #**Anfon Pecyn 5…
- #**Anfon Pecyn 6…
- #**Anfon Pecyn 7…
- #** Wedi derbyn Pecyn 1…
- #**Anfon Pecyn 8…
- #** Wedi derbyn Pecyn 2…
- #**Anfon Pecyn 9…
- #** Wedi derbyn Pecyn 3…
- #**Anfon Pecyn 10…
- #** Wedi derbyn Pecyn 4…
- #** Wedi derbyn Pecyn 5…
- #** Wedi derbyn Pecyn 6…
- #** Wedi derbyn Pecyn 7…
- #** Wedi derbyn Pecyn 8…
- #** Wedi derbyn Pecyn 9…
- #** Wedi derbyn Pecyn 10…
Gwybodaeth Gysylltiedig
Efelychu'r Dyluniad Exampgyda Testbench ar dudalen 7
Profi Caledwedd
Yn y dyluniad caledwedd exampLe, gallwch chi raglennu'r craidd IP yn y modd dolennu cyfresol mewnol a chynhyrchu traffig ar yr ochr drosglwyddo sy'n dolennu'n ôl drwy'r ochr dderbyn.
Dyluniad Caledwedd IP Ethernet 40G Cudd Isel E-Teil Example Diagram Bloc Lefel Uchel
Dyluniad caledwedd Ethernet E-Teil Isel Latency 40G cynampMae le yn cynnwys y cydrannau canlynol:
- Isel Latency E-Tile 40G Ethernet Intel FPGA IP craidd.
- Rhesymeg cleient sy'n cydlynu rhaglennu'r craidd IP, a chynhyrchu a gwirio pecynnau.
- IOPLL i gynhyrchu cloc 100 MHz o gloc mewnbwn 50 MHz i'r dyluniad caledwedd cynample.
- JTAG rheolydd sy'n cyfathrebu â'r Intel System Console. Rydych chi'n cyfathrebu â rhesymeg y cleient trwy'r Consol System.
Dilynwch y weithdrefn yn y ddolen gwybodaeth berthnasol a ddarparwyd i brofi'r dyluniad example yn y caledwedd a ddewiswyd.
Gwybodaeth Gysylltiedig
- Profi'r Dyluniad IP Intel FPGA Ethernet 40G E-Tile Cudd Isel mewn Caledwedd ar dudalen 9
- Dadansoddi a Dadfygio Dyluniadau gyda Consol System
Prawf Cylchol Mewnol
Rhedeg y camau hyn i berfformio'r prawf dolennu mewnol:
- Ailosod y system.
sys_reset_digital_analog - Arddangos amledd cloc a statws PHY.
chkphy_statws - Trowch y prawf dolennu mewnol ymlaen.
dolen_on - Arddangos amledd cloc a statws PHY. Mae'r rx_clk wedi'i osod i 312.5 MHz a
Mae rx_pcs_ready wedi'i osod i 1.
chkphy_statws - Dechreuwch y generadur pecyn.
cychwyn_pkt_gen - Stopiwch y generadur pecyn.
stop_pkt_gen - Review nifer y pecynnau a drosglwyddir ac a dderbyniwyd.
chkmac_stats - Tiwniwch y prawf dolennu mewnol i ffwrdd.
dolen_off
Prawf Cylchol Allanol
Rhedeg y camau hyn i berfformio'r prawf dolennu allanol:
- Ailosod y system.
sys_reset_digital_analog - Arddangos amledd cloc a statws PHY. Mae'r rx_clk wedi'i osod i 312.5 MHz a
rx_pcs_ready wedi'i osod i 1. chkphy_status - Dechreuwch y generadur pecyn.
cychwyn_pkt_gen - Stopiwch y generadur pecyn.
stop_pkt_gen - Review nifer y pecynnau a drosglwyddir ac a dderbyniwyd.
chkmac_stats
E-Teil Latency Isel 40G Ethernet Design Example Cofrestrau
Dyluniad Caledwedd Ethernet E-Teils Isel Latency 40G Example Cofrestru Map
Yn rhestru ystodau'r gofrestr wedi'i mapio â chof ar gyfer y dyluniad caledwedd example. Rydych chi'n cyrchu'r cofrestrau hyn gyda'r swyddogaethau reg_read a reg_write yn y Consol System.
| Gwrthbwyso Geiriau | Math o Gofrestr |
| 0x300-0x3FF | Cofrestri PHY |
| 0x400-0x4FF | TX cofrestrau MAC |
| 0x500-0x5FF | Cofrestrau RX MAC |
| 0x800-0x8FF | Ystadegau Cofrestrau cownter – cyfeiriad TX |
| 0x900-0x9FF | Ystadegau Cofrestrau cownter – cyfeiriad RX |
| 0x1000-1016 | Pecyn Cofrestri Cleient |
Cofrestrau Cleientiaid Pecyn
Gallwch chi addasu'r dyluniad caledwedd Ethernet E-Tile Latency Isel 40G cynamptrwy raglennu'r cofrestrau cleient.
| Addr | Enw | Did | Disgrifiad | Gwerth Ailosod HW | Mynediad |
| 0x1008 | Ffurfweddu Maint Pecyn | [29:0] | Nodwch faint y pecyn trosglwyddo mewn beit. Mae gan y darnau hyn ddibyniaethau i gofrestru PKT_GEN_TX_CTRL.
• Did [29:16]: Nodwch derfyn uchaf maint y pecyn mewn beit. Mae hyn ond yn berthnasol i fodd cynyddrannol. • Did [13:0]: — Ar gyfer modd sefydlog, mae'r darnau hyn yn nodi maint y pecyn trosglwyddo mewn beitiau. — Ar gyfer modd cynyddrannol, mae'r darnau hyn yn nodi'r beit cynyddrannol ar gyfer pecyn. |
0x25800040 | RW |
| 0x1009 | Rheoli Rhif Pecyn | [31:0] | Nodwch nifer y pecynnau i'w trosglwyddo o'r generadur pecynnau. | 0xA | RW |
| 0x1010 | PKT_GEN_TX_C TRL | [7:0] | • Did [0]: Wedi'i gadw.
• Did [1]: did analluogi generadur pecyn. Gosodwch y darn hwn i werth 1 i ddiffodd y generadur pecyn, a'i ailosod i werth 0 i droi'r generadur pecynnau ymlaen. • Did [2]: Wedi'i gadw. • Bit [3]: Mae ganddo werth 1 os yw'r craidd IP yn y modd loopback MAC; mae ganddo werth 0 os yw'r cleient pecyn yn defnyddio'r generadur pecyn. |
0x6 | RW |
| parhad… | |||||
| Addr | Enw | Did | Disgrifiad | Gwerth Ailosod HW | Mynediad |
| • Did [5:4]:
— 00: Modd ar hap — 01: Modd sefydlog — 10 : Modd cynydd • Did [6]: Gosodwch y did hwn i 1 i ddefnyddio cofrestr 0x1009 i ddiffodd generadur pecynnau yn seiliedig ar nifer sefydlog o becynnau i'w trawsyrru. Fel arall, defnyddir did [1] o gofrestr PKT_GEN_TX_CTRL i ddiffodd y generadur pecynnau. • Did [7]: — 1: Ar gyfer trosglwyddo heb fwlch rhwng pecynnau. — 0: Ar gyfer trawsyrru gyda bwlch ar hap rhwng pecynnau. |
|||||
| 0x1011 | Cyfeiriad cyrchfan is 32 did | [31:0] | Cyfeiriad cyrchfan (32 did is) | 0x56780ADD | RW |
| 0x1012 | Cyfeiriad cyrchfan 16 did uchaf | [15:0] | Cyfeiriad cyrchfan (16 did uchaf) | 0x1234 | RW |
| 0x1013 | Cyfeiriad ffynhonnell is 32 did | [31:0] | Cyfeiriad ffynhonnell (32 did is) | 0x43210ADD | RW |
| 0x1014 | Cyfeiriad ffynhonnell 16 did uchaf | [15:0] | Cyfeiriad ffynhonnell (16 did uchaf) | 0x8765 | RW |
| 0x1016 | PKT_CL_LOOPB ACK_RESET | [0] | Ailosod loopback MAC. Gosodwch i werth 1 i ailosod y dyluniad exampgyda loopback MAC. | 1'b0 | RW |
Gwybodaeth Gysylltiedig
Disgrifiadau Cofrestr Rheolaeth a Statws Ethernet E-Teil Isel Latency Isel 40G Yn disgrifio'r cofrestri craidd IP Ethernet IP Latency Isel Latency E-Tile 40G.
Dylunio Cynample Arwyddion Rhyngwyneb
Mae'r fainc brawf Ethernet E-Tile Latency Isel 40G yn hunangynhwysol ac nid oes angen i chi yrru unrhyw signalau mewnbwn.
Dyluniad Caledwedd Ethernet E-Teils Isel Latency 40G Example Arwyddion Rhyngwyneb
| Arwydd | Cyfeiriad | Sylwadau |
|
clk50 |
Mewnbwn |
Mae'r cloc hwn yn cael ei yrru gan yr oscillator bwrdd.
• Gyrrwch ar 50 MHz ar fwrdd Intel Stratix 10. • Gyrrwch ar 100 MHz ar fwrdd Intel Agilex. Mae'r dyluniad caledwedd exampMae'n llwybro'r cloc hwn i fewnbwn IOPLL ar y ddyfais ac yn ffurfweddu'r IOPLL i yrru cloc 100 MHz yn fewnol. |
| clk_ref | Mewnbwn | Gyrrwch ar 156.25 MHz. |
| parhad… | ||
| Arwydd | Cyfeiriad | Sylwadau |
|
cpu_resetn |
Mewnbwn |
Yn ailosod y craidd IP. Egnïol isel. Yn gyrru'r ailosodiad caled byd-eang csr_reset_n i'r craidd IP. |
| tx_cyfres[3:0] | Allbwn | Data cyfresol allbwn PHY transceiver. |
| rx_cyfres[3:0] | Mewnbwn | Transceiver PHY mewnbwn data cyfresol. |
|
defnyddiwr_arwain[7:0] |
Allbwn |
Arwyddion statws. Mae'r dyluniad caledwedd exampMae le yn cysylltu'r darnau hyn i yrru LEDs ar y bwrdd targed. Mae darnau unigol yn adlewyrchu'r gwerthoedd signal a'r ymddygiad cloc canlynol:
• [0]: Prif signal ailosod i graidd IP • [1]: Fersiwn wedi'i rannu o clk_ref • [2]: Fersiwn wedi'i rannu o clk50 • [3]: Fersiwn wedi'i rannu o'r cloc statws 100 MHz • [4]: tx_lanes_stabl • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready |
Gwybodaeth Gysylltiedig
Rhyngwynebau a Disgrifiadau Arwyddion Yn darparu disgrifiadau manwl o'r signalau craidd IP Ethernet E-Tile Latency Isel 40G a'r rhyngwynebau y maent yn perthyn iddynt.
Isel Latency E-Tile 40G Ethernet Intel FPGA Archifau IP
Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.
| Fersiwn Intel Quartus Prime | Fersiwn Craidd IP | Canllaw Defnyddiwr |
| 20.1 | 19.1.0 | E-Teil Latency Isel 40G Ethernet Design Exampgyda Canllaw Defnyddiwr |
Hanes Adolygu'r Ddogfen ar gyfer E-Teilsen Cudd Isel 40G Ethernet Design Exampgyda Canllaw Defnyddiwr
| Fersiwn y Ddogfen | Fersiwn Intel Quartus Prime | Fersiwn IP | Newidiadau |
| 2020.06.22 | 20.2 | 20.0.0 | Ychwanegwyd cefnogaeth dyfais ar gyfer dyfeisiau Intel Agilex. |
| 2020.04.13 | 20.1 | 19.1.0 | Rhyddhad Cychwynnol. |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Dogfennau / Adnoddau
 |
intel E-Teil Latency Isel 40G Ethernet Intel FPGA IP Design Example [pdfCanllaw Defnyddiwr Isel Latency E-Teil 40G Ethernet Intel FPGA IP Design Example, Isel Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, Dylunio IP Example |
