Intel AN 837 Canllawiau Dylunio ar gyfer HDMI FPGA IP
Canllawiau Dylunio ar gyfer HDMI Intel® FPGA IP
Mae'r canllawiau dylunio yn eich helpu i weithredu IPs Intel FPGA Rhyngwyneb Amlgyfrwng Diffiniad Uchel (HDMI) gan ddefnyddio dyfeisiau FPGA. Mae'r canllawiau hyn yn hwyluso dyluniadau bwrdd ar gyfer rhyngwynebau fideo HDMI Intel® FPGA IP.
- Canllaw Defnyddiwr IP HDMI Intel FPGA
- AN 745: Canllawiau Dylunio ar gyfer Rhyngwyneb Intel FPGA DisplayPort
Canllawiau Dylunio IP HDMI Intel FPGA
Mae gan ryngwyneb HDMI Intel FPGA ddata a sianeli cloc ar gyfer Signalau Gwahaniaethol Minimol Trosiannol (TMDS). Mae'r rhyngwyneb hefyd yn cynnwys Sianel Data Arddangos (DDC) Cymdeithas Safonau Electroneg Fideo (VESA). Mae sianeli TMDS yn cario fideo, sain, a data ategol. Mae'r DDC yn seiliedig ar brotocol I2C. Mae craidd IP HDMI Intel FPGA yn defnyddio'r DDC i ddarllen Data Adnabod Arddangos Estynedig (EDID) a chyfnewid gwybodaeth ffurfweddiad a statws rhwng ffynhonnell HDMI a sinc.
Awgrymiadau Dylunio Bwrdd IP HDMI Intel FPGA
Pan fyddwch chi'n dylunio'ch system IP HDMI Intel FPGA, ystyriwch yr awgrymiadau dylunio bwrdd canlynol.
- Peidiwch â defnyddio mwy na dau drwyn fesul olin ac osgoi bonion
- Cydweddwch y rhwystriant pâr gwahaniaethol â rhwystriant y cysylltydd a'r cynulliad cebl (100 ohm ±10%)
- Lleihau sgiw rhyng-bâr a phâr i fodloni gofyniad gogwydd signal TMDS
- Ceisiwch osgoi llwybro pâr gwahaniaethol dros fwlch yn yr awyren oddi tano
- Defnyddio arferion dylunio PCB cyflymder uchel safonol
- Defnyddiwch symudwyr lefel i fodloni cydymffurfiad trydanol yn TX ac RX
- Defnyddiwch geblau cadarn, fel cebl Cat2 ar gyfer HDMI 2.0
Diagramau sgematig
Mae'r diagramau sgematig Bitec yn y dolenni a ddarperir yn dangos topoleg byrddau datblygu Intel FPGA. Mae defnyddio topoleg cyswllt HDMI 2.0 yn gofyn ichi fodloni'r cydymffurfiad trydanol 3.3 V. Er mwyn bodloni'r cydymffurfiad 3.3 V ar ddyfeisiau Intel FPGA, mae angen i chi ddefnyddio symudwr lefel. Defnyddiwch ail yrrwr neu ail-amserydd cyplydd DC fel y symudwr lefel ar gyfer y trosglwyddydd a'r derbynnydd.
Y dyfeisiau gwerthwr allanol yw TMDS181 a TDP158RSBT, ill dau yn rhedeg ar ddolenni DCcoupled. Mae angen tynnu i fyny iawn wrth linellau CEC i sicrhau ymarferoldeb wrth ryngweithio â dyfeisiau rheoli o bell defnyddwyr eraill. Mae'r diagramau sgematig Bitec wedi'u hardystio gan CTS. Fodd bynnag, mae ardystio yn benodol ar lefel cynnyrch. Cynghorir dylunwyr llwyfan i ardystio'r cynnyrch terfynol ar gyfer ymarferoldeb priodol.
Gwybodaeth Gysylltiedig
- Diagram Sgematig ar gyfer Cerdyn Merch HDMI HSMC Adolygu 8
- Diagram Sgematig ar gyfer Adolygiad Cerdyn Merch FMC HDMI 11
- Diagram Sgematig ar gyfer Adolygiad Cerdyn Merch FMC HDMI 6
Canfod Plygiau Poeth (HPD)
Mae'r signal HPD yn dibynnu ar y signal Power +5V sy'n dod i mewn, ar gyfer exampLe, dim ond pan ganfyddir y signal Power +5V o'r ffynhonnell y gellir honni'r pin HPD. I ryngwynebu â FPGA, mae angen i chi gyfieithu'r signal 5V HPD i gyfrol FPGA I/Otage lefel (VCCIO), gan ddefnyddio cyftage cyfieithydd lefel fel TI TXB0102, nad oes ganddo gwrthyddion tynnu i fyny integredig. Mae angen i ffynhonnell HDMI dynnu'r signal HPD i lawr fel y gall wahaniaethu'n ddibynadwy rhwng signal HPD arnofiol a chyfaint ucheltagsignal HPD lefel e. Rhaid trosi signal pŵer sinc HDMI + 5V i FPGA I/O cyftage lefel (VCCIO). Rhaid i'r signal gael ei dynnu i lawr yn wan gyda gwrthydd (10K) i wahaniaethu rhwng signal pŵer arnofiol +5V pan nad yw'n cael ei yrru gan ffynhonnell HDMI. Mae gan signal HDMI ffynhonnell + 5V Power amddiffyniad gorgyfredol o ddim mwy na 0.5A.
Sianel Data Arddangos IP HDMI Intel FPGA (DDC)
Mae'r HDMI Intel FPGA IP DDC yn seiliedig ar y signalau I2C (SCL ac SDA) ac mae angen gwrthyddion tynnu i fyny. I ryngwynebu â FPGA Intel, mae angen i chi gyfieithu lefel signal 5V SCL a SDA i gyfrol FPGA I/Otage lefel (VCCIO) gan ddefnyddio cyftage cyfieithydd lefel, fel TI TXS0102 fel a ddefnyddir yn y cerdyn merch Bitec HDMI 2.0. Mae'r TI TXS0102 cyftagMae dyfais cyfieithydd lefel e yn integreiddio gwrthyddion tynnu i fyny mewnol fel nad oes angen gwrthyddion tynnu i fyny ar y bwrdd.
Hanes Adolygu Dogfennau ar gyfer AN 837: Canllawiau Dylunio ar gyfer HDMI Intel FPGA IP
| Fersiwn y Ddogfen | Newidiadau |
| 2019.01.28 |
|
| Dyddiad | Fersiwn | Newidiadau |
| Ionawr 2018 | 2018.01.22 | Rhyddhad cychwynnol.
Nodyn: Mae'r ddogfen hon yn cynnwys canllawiau dylunio HDMI Intel FPGA a gafodd eu tynnu o AN 745: Canllawiau Dylunio ar gyfer Rhyngwynebau DisplayPort a HDMI a'u hail-enwi AN 745: Canllawiau Dylunio ar gyfer Rhyngwyneb Intel FPGA DisplayPort. |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau.
Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ID: 683677
Fersiwn: 2019-01-28
Dogfennau / Adnoddau
 |
Intel AN 837 Canllawiau Dylunio ar gyfer HDMI FPGA IP [pdfCanllaw Defnyddiwr Canllawiau Dylunio AN 837 ar gyfer HDMI FPGA IP, AN 837, Canllawiau Dylunio ar gyfer HDMI FPGA IP, Canllawiau ar gyfer HDMI FPGA IP, HDMI FPGA IP |
