Canllaw Defnyddwyr IP GPIO Intel® FPGA

---

Dyfeisiau Intel® Arria® 10 ac Intel® Cyclone® 10 GX

Wedi'i ddiweddaru ar gyfer Intel® Quartus® Prime Design Suite: 21.2
Fersiwn IP: 20.0.0

Fersiwn Ar-lein                                                               ID: 683136
Anfon Adborth             ug-altera_gpio            Fersiwn: 2021.07.15

---

Mae craidd IP GPIO Intel® FPGA yn cefnogi nodweddion a chydrannau pwrpas cyffredinol I/O (GPIO). Gallwch ddefnyddio GPIOs mewn cymwysiadau cyffredinol nad ydynt yn benodol i drosglwyddyddion, rhyngwynebau cof, neu LVDS.

Mae craidd IP GPIO ar gael ar gyfer dyfeisiau Intel Arria® 10 ac Intel Cyclone® 10 GX yn unig. Os ydych yn mudo dyluniadau o ddyfeisiau Stratix® V, Arria V, neu Seiclon V, rhaid i chi fudo'r creiddiau ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, neu ALTIOBUF IP.

Gwybodaeth Gysylltiedig

• Llif Mudo IP ar gyfer Dyfeisiau Arria V, Seiclon V, a Stratix V ar dudalen 22
• Canllawiau Gweithredu Intel Stratix 10 I/O
  Yn darparu canllaw defnyddiwr craidd GPIOIP ar gyfer dyfeisiau Intel Stratix 10.
• Cyflwyniad i Intel FPGA IP Cores
  Yn darparu gwybodaeth gyffredinol am holl greiddiau IP Intel FPGA, gan gynnwys paramedroli, cynhyrchu, uwchraddio ac efelychu creiddiau IP.
• Creu Sgriptiau Efelychu IP Annibynnol a Qsys
  Creu sgriptiau efelychu nad oes angen diweddariadau llaw arnynt ar gyfer uwchraddio meddalwedd neu fersiwn IP.
• Arferion Gorau Rheoli Prosiect
  Canllawiau ar gyfer rheolaeth effeithlon a hygludedd eich prosiect a'ch eiddo deallusol files.
• Archifau Canllaw Defnyddwyr IP GPIO Intel FPGA IP ar dudalen 24
  Yn darparu rhestr o ganllawiau defnyddwyr ar gyfer fersiynau blaenorol o graidd IP GPIO.
• Cyfradd Data Dwbl I/O (ALTDDIO_IN, ALTDDIO_OUT, ac ALTDDIO_BIDIR) Canllaw Defnyddiwr Cores IP
• Canllaw Defnyddiwr Craidd IP Clustog I/O (ALTIOBUF).

Rhyddhau Gwybodaeth ar gyfer GPIO Intel FPGA IP

Mae fersiynau IP Intel FPGA yn cyd-fynd â fersiynau meddalwedd Intel Quartus® Prime Design Suite tan v19.1. Gan ddechrau yn fersiwn meddalwedd Intel Quartus Prime Design Suite 19.2, mae gan Intel FPGA IP gynllun fersiwn newydd.

---

Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.

ISO 9001:2015 Cofrestredig

Gall rhif fersiwn Intel FPGA IP (XYZ) newid gyda phob fersiwn meddalwedd Intel Quartus Prime. Newid yn:

• Mae X yn dynodi adolygiad mawr o'r IP. Os ydych chi'n diweddaru meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
• Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
• Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.

Tabl 1. Gwybodaeth Rhyddhau Cyfredol Craidd GPIO Intel FPGA IP

Eitem	Disgrifiad
Fersiwn IP	20.0.0
Fersiwn Intel Quartus Prime	21.2
Dyddiad Rhyddhau	2021.06.23

Nodweddion IP FPGA GPIO Intel

Mae craidd IP GPIO yn cynnwys nodweddion i gefnogi blociau I / O y ddyfais. Gallwch ddefnyddio golygydd paramedr Intel Quartus Prime i ffurfweddu craidd IP GPIO.

Mae craidd IP GPIO yn darparu'r cydrannau hyn:

• Mewnbwn/allbwn cyfradd data dwbl (DDIO) - cydran ddigidol sy'n dyblu neu'n haneru cyfradd data sianel gyfathrebu.
• Cadwyni oedi - ffurfweddu'r cadwyni oedi i berfformio oedi penodol a chynorthwyo i gau amseriad I/O.
• Byfferau I / O - cysylltwch y padiau â'r FPGA.

Llwybrau Data IP GPIO Intel FPGA

Ffigur 1. Lefel Uchel View o GPIO Un Pen

Tabl 2. Dulliau Llwybr Data Craidd GPIO IP

Llwybr Data	Modd Cofrestru
	Ffordd osgoi	Cofrestr Syml	DDR I/O
			Cyfradd Llawn	Cyfradd Hanner
Mewnbwn	Mae data'n mynd o'r elfen oedi i'r craidd, gan osgoi'r holl gyfradd ddata ddwbl I/O (DDIO).	Mae'r DDIO cyfradd lawn yn gweithredu fel cofrestr syml, gan osgoi DDIOs hanner cyfradd. Mae'r Gosodwr yn dewis a yw am bacio'r gofrestr yn yr I/O neu weithredu'r gofrestr yn y craidd, yn dibynnu ar yr ardal ac amseriad cyfaddawdu.	Mae'r DDIO cyfradd lawn yn gweithredu fel DDIO rheolaidd, gan osgoi'r DDIOs hanner cyfradd.	Mae'r DIO cyfradd lawn yn gweithredu fel DDIO rheolaidd. Mae'r DDIOs hanner cyfradd yn trosi data cyfradd lawn yn ddata hanner cyfradd.
Allbwn	Mae data'n mynd o'r craidd yn syth i'r elfen oedi, gan osgoi pob DDIO.	Mae'r DDIO cyfradd lawn yn gweithredu fel cofrestr syml, gan osgoi DDIOs hanner cyfradd. Mae'r Gosodwr yn dewis a yw am bacio'r gofrestr yn yr I/O neu weithredu'r gofrestr yn y craidd, yn dibynnu ar yr ardal ac amseriad cyfaddawdu.	Mae'r DDIO cyfradd lawn yn gweithredu fel DDIO rheolaidd, gan osgoi'r DDIOs hanner cyfradd.	Mae'r DIO cyfradd lawn yn gweithredu fel DDIO rheolaidd. Mae'r DDIOs hanner cyfradd yn trosi data cyfradd lawn yn ddata hanner cyfradd.
Deugyfeiriadol	Mae'r byffer allbwn yn gyrru pin allbwn a byffer mewnbwn.	Mae'r DIO cyfradd lawn yn gweithredu fel cofrestr syml. Mae'r byffer allbwn yn gyrru pin allbwn a byffer mewnbwn.	Mae'r DIO cyfradd lawn yn gweithredu fel DDIO rheolaidd. Mae'r byffer allbwn yn gyrru pin allbwn a byffer mewnbwn. Mae'r byffer mewnbwn yn gyrru set o dri fflip-fflop.	Mae'r DIO cyfradd lawn yn gweithredu fel DDIO rheolaidd. Mae'r DDIOs hanner cyfradd yn trosi data cyfradd lawn i hanner cyfradd. Mae'r byffer allbwn yn gyrru pin allbwn a byffer mewnbwn. Mae'r byffer mewnbwn yn gyrru set o dri fflip-fflop.

Os ydych chi'n defnyddio signalau clir a rhagosodedig asyncronaidd, mae pob DDIO yn rhannu'r un signalau hyn.

Mae DDIOs hanner cyfradd a chyfradd lawn yn cysylltu â chlociau ar wahân. Pan fyddwch yn defnyddio DDIOs hanner cyfradd a chyfradd lawn, rhaid i'r cloc cyfradd lawn redeg ddwywaith yr amledd hanner cyfradd. Gallwch ddefnyddio perthnasoedd cyfnod gwahanol i fodloni gofynion amseru.

Gwybodaeth Gysylltiedig
Bws Mewnbwn ac Allbwn Darnau Uchel ac Isel ar dudalen 12

Llwybr Mewnbwn

Mae'r pad yn anfon data i'r byffer mewnbwn, ac mae'r byffer mewnbwn yn bwydo'r elfen oedi. Ar ôl i'r data fynd i allbwn yr elfen oedi, mae'r amlblecswyr ffordd osgoi rhaglenadwy yn dewis y nodweddion a'r llwybrau i'w defnyddio. Mae pob llwybr mewnbwn yn cynnwys dwy stagau DDIOs, sef cyfradd lawn a hanner cyfradd.

Ffigur 2. Syml View o Lwybr Mewnbwn GPIO Un Pen

1. Mae'r pad yn derbyn data.
2. Mae DDIO IN (1) yn dal data ar ymylon codi a disgyn ck_fr ac yn anfon y data, signalau (A) a (B) yn y ffigur tonffurf canlynol, ar gyfradd data sengl.
3. Mae DDIO IN (2) a DDIO IN (3) yn haneru cyfradd y data.
4. mae dout[3:0] yn cyflwyno'r data fel bws hanner cyfradd.

Ffigur 3. Tonffurf Llwybr Mewnbwn yn y Modd DDIO gyda Throsi Hanner Cyfradd

Yn y ffigur hwn, mae'r data'n mynd o gloc cyfradd lawn ar gyfradd data dwbl i gloc hanner cyfradd ar gyfradd data sengl. Rhennir y gyfradd ddata â phedwar a chynyddir maint y bws gan yr un gymhareb. Mae'r trwybwn cyffredinol trwy graidd IP GPIO yn parhau'n ddigyfnewid.

Gall y berthynas amseru wirioneddol rhwng gwahanol signalau amrywio yn dibynnu ar y dyluniad penodol, yr oedi a'r cyfnodau a ddewiswch ar gyfer y clociau cyfradd lawn a hanner cyfradd.

Nodyn: Nid yw craidd IP GPIO yn cefnogi graddnodi deinamig o binnau dwyochrog. Ar gyfer cymwysiadau sydd angen graddnodi deinamig o binnau dwygyfeiriad, cyfeiriwch at y wybodaeth gysylltiedig.

Gwybodaeth Gysylltiedig

• PHY Lite ar gyfer Rhyngwynebau Cyfochrog Canllaw Defnyddiwr Craidd Intel FPGA IP: Intel Stratix 10, Intel Arria 10, a Dyfeisiau Intel Cyclone 10 GX
  Yn darparu mwy o wybodaeth ar gyfer ceisiadau sy'n gofyn am OCT deinamig ar gyfer pinnau deugyfeiriadol.
• Allbwn ac Allbwn Galluogi Llwybrau ar dudalen 7

Allbwn ac Allbwn Llwybrau Galluogi

Mae'r elfen oedi allbwn yn anfon data i'r pad trwy'r byffer allbwn.

Mae pob llwybr allbwn yn cynnwys dwy stagau DDIOs, sef hanner cyfradd a chyfradd lawn.

Ffigur 4. Syml View o Lwybr Allbwn GPIO Un Pen

Ffigur 5. Tonffurf Llwybr Allbwn yn y Modd DIO gyda Throsi Hanner Cyfradd

Ffigur 6. Syml View o Allbwn Galluogi Llwybr

Y gwahaniaeth rhwng y llwybr allbwn a'r llwybr galluogi allbwn (OE) yw nad yw'r llwybr OE yn cynnwys DDIO cyfradd lawn. I gefnogi gweithrediadau cofrestr llawn yn y llwybr OE, mae cofrestr syml yn gweithredu fel DDIO cyfradd lawn. Am yr un rheswm, dim ond un DDIO hanner cyfradd sy'n bresennol.

Mae'r llwybr OE yn gweithredu yn y tri dull sylfaenol canlynol:

• Ffordd osgoi - mae'r craidd yn anfon data yn uniongyrchol i'r elfen oedi, gan osgoi pob DDIO.
• Cofrestr Llawn - yn osgoi hanner cyfradd DIO.
• Allbwn SDR ar hanner cyfradd - mae DDIOs hanner cyfradd yn trosi data o gyfradd lawn i hanner cyfradd.

Nodyn: Nid yw craidd IP GPIO yn cefnogi graddnodi deinamig o binnau dwyochrog. Ar gyfer cymwysiadau sydd angen graddnodi deinamig o binnau dwygyfeiriad, cyfeiriwch at y wybodaeth gysylltiedig.

Gwybodaeth Gysylltiedig

• PHY Lite ar gyfer Rhyngwynebau Cyfochrog Canllaw Defnyddiwr Craidd Intel FPGA IP: Intel Stratix 10, Intel Arria 10, a Dyfeisiau Intel Cyclone 10 GX
  Yn darparu mwy o wybodaeth ar gyfer ceisiadau sy'n gofyn am OCT deinamig ar gyfer pinnau deugyfeiriadol.
• Llwybr Mewnbwn ar dudalen 5

Arwyddion Rhyngwyneb IP GPIO Intel FPGA

Yn dibynnu ar y gosodiadau paramedr rydych chi'n eu nodi, mae gwahanol signalau rhyngwyneb ar gael ar gyfer craidd IP GPIO.

Ffigur 7. Rhyngwynebau Craidd IP GPIO

Ffigur 8. Arwyddion Rhyngwyneb GPIO

Tabl 3. Arwyddion Rhyngwyneb Pad

Y rhyngwyneb pad yw'r cysylltiad corfforol o graidd IP GPIO i'r pad. Gall y rhyngwyneb hwn fod yn ryngwyneb mewnbwn, allbwn neu ddeugyfeiriadol, yn dibynnu ar gyfluniad craidd yr IP. Yn y tabl hwn, MAINT yw'r lled data a nodir yn y golygydd paramedr craidd IP.

Enw Arwydd	Cyfeiriad	Disgrifiad
pad_in[SIZE-1:0]	Mewnbwn	Signal mewnbwn o'r pad.
pad_in_b[SIZE-1:0]	Mewnbwn	Nod negyddol y signal mewnbwn gwahaniaethol o'r pad. Mae'r porth hwn ar gael os ydych chi'n troi'r Defnyddio byffer gwahaniaethol opsiwn.
pad_out[SIZE-1:0]	Allbwn	Signal allbwn i'r pad.
pad_out_b[SIZE-1:0]	Allbwn	Nod negyddol y signal allbwn gwahaniaethol i'r pad. Mae'r porth hwn ar gael os ydych chi'n troi'r Defnyddio byffer gwahaniaethol opsiwn.
pad_io[SIZE-1:0]	Deugyfeiriadol	Cysylltiad signal deugyfeiriadol â'r pad.
pad_io_b[SIZE-1:0]	Deugyfeiriadol	Nod negyddol y cysylltiad signal deugyfeiriadol gwahaniaethol â'r pad. Mae'r porth hwn ar gael os ydych chi'n troi'r Defnyddio byffer gwahaniaethol opsiwn.

Tabl 4. Arwyddion Rhyngwyneb Data

Mae'r rhyngwyneb data yn rhyngwyneb mewnbwn neu allbwn o graidd IP GPIO i graidd FPGA. Yn y tabl hwn, MAINT yw'r lled data a nodir yn y golygydd paramedr craidd IP.

Enw Arwydd	Cyfeiriad	Disgrifiad
din[DATA_SIZE-1:0]	Mewnbwn	Mewnbwn data o graidd FPGA mewn modd allbwn neu ddeugyfeiriadol. Mae DATA_SIZE yn dibynnu ar y modd cofrestru: Ffordd osgoi neu gofrestr syml—DATA_SIZE = MAINT DDIO heb resymeg hanner cyfradd—DATA_SIZE = 2 × MAINT DDIO gyda rhesymeg hanner cyfradd — DATA_SIZE = 4 × MAINT
dowt[DATA_SIZE-1:0]	Allbwn	Allbwn data i graidd FPGA mewn modd mewnbwn neu ddeugyfeiriadol, Mae DATA_SIZE yn dibynnu ar y modd cofrestru: Ffordd osgoi neu gofrestr syml—DATA_SIZE = MAINT DDIO heb resymeg hanner cyfradd—DATA_SIZE = 2 × MAINT DDIO gyda rhesymeg hanner cyfradd — DATA_SIZE = 4 × MAINT
oe[OE_SIZE-1:0]	Mewnbwn	Mewnbwn OE o'r craidd FPGA yn y modd allbwn gyda Galluogi porth galluogi allbwn troi ymlaen, neu modd deugyfeiriadol. Mae OE yn weithgar yn uchel. Wrth drosglwyddo data, gosodwch y signal hwn i 1. Wrth dderbyn data, gosodwch y signal hwn i 0. Mae OE_SIZE yn dibynnu ar y modd cofrestr: Ffordd osgoi neu gofrestr syml—DATA_SIZE = MAINT DDIO heb resymeg hanner cyfradd—DATA_SIZE = MAINT DDIO gyda rhesymeg hanner cyfradd — DATA_SIZE = 2 × MAINT

Tabl 5. Arwyddion Rhyngwyneb Cloc

Mae'r rhyngwyneb cloc yn rhyngwyneb cloc mewnbwn. Mae'n cynnwys gwahanol signalau, yn dibynnu ar y ffurfweddiad. Gall craidd IP GPIO gael mewnbwn sero, un, dau, neu bedwar cloc. Mae porthladdoedd cloc yn ymddangos yn wahanol mewn gwahanol ffurfweddiadau i adlewyrchu'r swyddogaeth wirioneddol a gyflawnir gan y signal cloc.

Enw Arwydd	Cyfeiriad	Disgrifiad
ck	Mewnbwn	Mewn llwybrau mewnbwn ac allbwn, mae'r cloc hwn yn bwydo cofrestr llawn dop neu DDIO os byddwch yn diffodd y Rhesymeg Hanner Cyfradd paramedr. Yn y modd deugyfeiriadol, y cloc hwn yw'r cloc unigryw ar gyfer y llwybrau mewnbwn ac allbwn os byddwch yn diffodd y Clociau mewnbwn/allbwn ar wahân paramedr.
ck_fr	Mewnbwn	Mewn llwybrau mewnbwn ac allbwn, mae'r clociau hyn yn bwydo'r DDIOs cyfradd lawn a hanner cyfradd os byddwch chi'n troi ymlaen Rhesymeg Hanner Cyfradd paramedr. Yn y modd deugyfeiriadol, mae'r llwybrau mewnbwn ac allbwn yn defnyddio'r clociau hyn os byddwch yn diffodd y Clociau mewnbwn/allbwn ar wahân paramedr.
ck_awr
ck_yn	Mewnbwn	Mewn modd deugyfeiriadol, mae'r clociau hyn yn bwydo cofrestr orlawn neu DDIO yn y llwybrau mewnbwn ac allbwn os ydych chi'n nodi'r ddau osodiad hyn: Trowch oddi ar y Rhesymeg Hanner Cyfradd paramedr. Trowch ar y Clociau mewnbwn/allbwn ar wahân paramedr.
ck_allan
ck_fr_yn	Mewnbwn	Yn y modd deugyfeiriadol, mae'r clociau hyn yn bwydo DDIOS cyfradd lawn a hanner cyfradd yn y llwybrau mewnbwn ac allbwn os byddwch yn nodi'r ddau osodiad hyn Trowch ar y Rhesymeg Hanner Cyfradd paramedr. Trowch ar y Clociau mewnbwn/allbwn ar wahân paramedr. Am gynample, mae ck_fr_out yn bwydo'r gyfradd lawn DDIO yn y llwybr allbwn.
ck_fr_allan
ck_hr_yn
ck_hr_allan
cke	Mewnbwn	Galluogi cloc.

Tabl 6. Arwyddion Rhyngwyneb Terfynu

Mae'r rhyngwyneb terfynu yn cysylltu craidd IP GPIO â'r byfferau I / O.

Enw Arwydd	Cyfeiriad	Disgrifiad
rheoli terfyniad cyfres	Mewnbwn	Mewnbwn o'r bloc rheoli terfynu (OCT) i'r byfferau. Mae'n gosod gwerth rhwystriant y gyfres byffer.
rheolaeth gyfochrog	Mewnbwn	Mewnbwn o'r bloc rheoli terfynu (OCT) i'r byfferau. Mae'n gosod gwerth rhwystriant cyfochrog y byffer.

Tabl 7. Ailosod Signalau Rhyngwyneb

Mae'r rhyngwyneb ailosod yn cysylltu craidd IP GPIO â'r DDIOs.

Enw Arwydd	Cyfeiriad	Disgrifiad
sclr	Mewnbwn	Mewnbwn clir cydamserol. Ddim ar gael os ydych yn galluogi sset.
aclr	Mewnbwn	Mewnbwn clir asyncronaidd. Uchel egnïol. Ddim ar gael os ydych yn galluogi ased.
ased	Mewnbwn	Mewnbwn set asyncronig. Uchel egnïol. Ddim ar gael os ydych yn galluogi aclr.
sset	Mewnbwn	Mewnbwn set cydamserol. Ddim ar gael os ydych yn galluogi sclr.

Gwybodaeth Gysylltiedig
Bws Mewnbwn ac Allbwn Darnau Uchel ac Isel ar dudalen 12

Arwyddion a Rennir

• Mae'r llwybrau mewnbwn, allbwn ac OE yn rhannu'r un signalau clir a rhagosodedig.
• Mae'r allbwn a'r llwybr OE yn rhannu'r un signalau cloc.

Gorchymyn Did Data ar gyfer Rhyngwyneb Data

Ffigur 9. Confensiwn Didau Data

Mae'r ffigur hwn yn dangos y confensiwn trefn didau ar gyfer y signalau data din, dout ac oe.

• Os mai MAINT yw gwerth maint bws data, mae'r BGLl yn y safle mwyaf cywir.
• Os mai gwerth maint bws data yw 2 × MAINT, mae'r bws wedi'i wneud o ddau air MAINT .
• Os yw maint y bws data gwerth 4 × MAINT, mae'r bws wedi'i wneud o bedwar gair MAINT.
• Y BGLl sydd yn y safle mwyaf cywir o bob gair.
• Mae'r gair mwyaf cywir yn nodi'r gair cyntaf sy'n mynd allan am fysiau allbwn a'r gair cyntaf yn dod i mewn am fysiau mewnbwn.

Gwybodaeth Gysylltiedig
Llwybr Mewnbwn ar dudalen 5

Mewnbwn ac Allbwn Bws Darnau Uchel ac Isel

Mae'r darnau uchel ac isel yn y signalau mewnbwn neu allbwn wedi'u cynnwys yn y bysiau mewnbwn ac allbwn din a dout.

Bws Mewnbwn

Ar gyfer y bws din, os datain_h a datain_l yw'r darnau uchel ac isel, gyda phob lled yn datain_width:

• datain_h = din[(2 × datain_width - 1): datain_width]
• datain_l = din[(datain_width - 1): 0]

Am gynample, ar gyfer din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Bws Allbwn

Ar gyfer y bws dout, os dataout_h a dataout_l yw'r darnau uchel ac isel, gyda phob lled yn dataout_width:

• dataout_h = dout[(2 × dataout_width - 1): dataout_width]
• dataout_l = dout[(dataout_width - 1): 0]

Am gynample, ar gyfer dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Arwyddion Rhyngwyneb Data a Chlociau Cyfatebol

Tabl 8. Arwyddion Rhyngwyneb Data a Chlociau Cyfatebol

Enw Arwydd	Ffurfweddiad Paramedr			Cloc
	Modd Cofrestru	Cyfradd Hanner	Clociau ar Wahân
din	Cofrestr Syml DIO	I ffwrdd	I ffwrdd	ck
	DIO	On	I ffwrdd	ck_awr
	Cofrestr Syml DIO	I ffwrdd	On	ck_yn
	DIO	On	On	ck_hr_yn
dowt oe	Cofrestr Syml DIO	I ffwrdd	I ffwrdd	ck
	DIO	On	I ffwrdd	ck_awr
	Cofrestr Syml DIO	I ffwrdd	On	ck_allan
	DIO	On	On	ck_hr_allan
sclr sset Pob arwydd pad	Cofrestr Syml DIO	I ffwrdd	I ffwrdd	ck
	DIO	On	I ffwrdd	ck_fr
	Cofrestr Syml DIO	I ffwrdd	On	Llwybr mewnbwn: ck_in Llwybr allbwn: ck_out
	DIO	On	On	Llwybr mewnbwn: ck_fr_in Llwybr allbwn: ck_fr_out

Gwirio Defnydd o Adnoddau a Pherfformiad Dylunio

Gallwch gyfeirio at adroddiadau casglu Intel Quartus Prime i gael manylion am y defnydd o adnoddau a pherfformiad eich dyluniad.

1. Ar y ddewislen, cliciwch Prosesu ➤ Dechrau Llunio i redeg casgliad llawn.
2. Ar ôl llunio'r dyluniad, cliciwch Prosesu ➤ Adroddiad Crynhoi.
3. Gan ddefnyddio'r Tabl Cynnwys, llywio i Ffitiwr ➤ Adran Adnoddau.
   a. I view y wybodaeth defnydd adnoddau, dewiswch Crynodeb Defnydd Adnoddau.
   b. I view y wybodaeth defnyddio adnoddau, dewiswch Defnydd Adnoddau gan Endid.

Gosodiadau Paramedr IP GPIO Intel FPGA

Gallwch chi osod y gosodiadau paramedr ar gyfer craidd IP GPIO yn y meddalwedd Intel Quartus Prime. Mae tri grŵp o opsiynau: Cyffredinol, byffer, a Cofrestri.

Tabl 9. Paramedrau Craidd IP GPIO – Cyffredinol

Paramedr	Cyflwr	Gwerthoedd a Ganiateir	Disgrifiad
Cyfeiriad Data	—	Mewnbwn Allbwn  Bidir	Yn pennu cyfeiriad data ar gyfer y GPIO.
Lled data	—	1 i 128	Yn pennu lled y data.
Defnyddiwch enwau porthladdoedd lefel uchaf etifeddol	—	On I ffwrdd	Defnyddiwch yr un enwau porthladdoedd ag yn dyfeisiau Stratix V, Arria V, a Seiclon V. Am gynample, dout yn dod yn dataout_h a dataout_l, a din yn dod yn datain_h a datain_l. Nodyn: Mae ymddygiad y porthladdoedd hyn yn wahanol i'r dyfeisiau Stratix V, Arria V, a Seiclon V. Am y canllaw mudo, cyfeiriwch at y wybodaeth berthnasol.

Tabl 10. Paramedrau Craidd IP GPIO – Clustog

Paramedr	Cyflwr	Gwerthoedd a Ganiateir	Disgrifiad
Defnyddio byffer gwahaniaethol	—	On  I ffwrdd	Os caiff ei droi ymlaen, mae'n galluogi byfferau I/O gwahaniaethol.
Defnyddiwch byffer gwahaniaethol ffug	Cyfeiriad Data = Allbwn Defnyddio byffer gwahaniaethol = Ymlaen	On  I ffwrdd	Os caiff ei droi ymlaen yn y modd allbwn, mae'n galluogi byfferau allbwn gwahaniaethol ffug. Mae'r opsiwn hwn yn cael ei droi ymlaen yn awtomatig ar gyfer modd deugyfeiriadol os ydych chi'n troi ymlaen Defnyddio byffer gwahaniaethol.
Defnyddiwch gylchedau dal bws	Cyfeiriad Data = Mewnbwn neu Bidir Defnyddio byffer gwahaniaethol = Wedi'i ddiffodd	On  I ffwrdd	Os caiff ei droi ymlaen, gall y cylchedwaith dal bws ddal y signal yn wan ar y pin I/O ar ei gyflwr a yrrir ddiwethaf lle bydd cyflwr byffer allbwn yn 1 neu 0 ond nid yn rhwystriant uchel.
Defnyddiwch allbwn draen agored	Cyfeiriad Data = Allbwn neu Bidir Defnyddio byffer gwahaniaethol = Wedi'i ddiffodd	On  I ffwrdd	Os caiff ei droi ymlaen, mae'r allbwn draen agored yn galluogi'r ddyfais i ddarparu signalau rheoli lefel system fel signalau galluogi ymyrryd ac ysgrifennu y gellir eu haeru gan ddyfeisiau lluosog yn eich system.
Galluogi porth galluogi allbwn	Cyfeiriad Data = Allbwn	On  I ffwrdd	Os caiff ei droi ymlaen, mae'n galluogi mewnbwn defnyddiwr i'r porthladd OE. Mae'r opsiwn hwn yn cael ei droi ymlaen yn awtomatig ar gyfer modd deugyfeiriadol.
Galluogi porthladdoedd terfynu cyfres / cyfochrog	—	On  I ffwrdd	Os caiff ei droi ymlaen, mae'n galluogi porthladdoedd rheoli terfynu cyfres a rheolaeth gyfochrog y byffer allbwn.

Tabl 11. Paramedrau Craidd IP GPIO – Cofrestrau

Paramedr	Cyflwr	Gwerthoedd a Ganiateir	Disgrifiad
Modd cofrestru	—	Dim  Cofrestr syml  DIO	Yn pennu'r modd cofrestr ar gyfer craidd IP GPIO: Dim—yn pennu cysylltiad gwifren syml o/i'r byffer. Cofrestr syml—yn pennu bod y DDIO yn cael ei ddefnyddio fel cofrestr syml yn y modd cyfradd data sengl (SDR). Gall y Gosodwr bacio'r gofrestr hon yn yr I/O. DIO— yn pennu bod y craidd IP yn defnyddio'r DIO.
Galluogi clir synchronous / porthladd rhagosodedig	Modd cofrestru = DIO	Dim  Clir  Rhagosodedig	Yn nodi sut i weithredu porthladd ailosod cydamserol. Dim—Yn analluogi porthladd ailosod cydamserol. Clir—Yn galluogi'r porthladd SCLR ar gyfer cliriadau cydamserol. Rhagosodedig—Yn galluogi'r porthladd SSET ar gyfer rhagosodiad cydamserol.
Galluogi porthladd clir / rhagosodedig asyncronaidd	Modd cofrestru = DIO	Dim  Clir  Rhagosodedig	Yn nodi sut i weithredu porthladd ailosod asyncronig. Dim—Yn analluogi porthladd ailosod asyncronaidd. Clir—Yn galluogi'r porthladd ACLR ar gyfer cliriau asyncronaidd. Rhagosodedig—Yn galluogi'r porthladd ASET ar gyfer rhagosodiad asyncronaidd. Mae signalau ACLR ac ASET yn weithgar yn uchel.
Galluogi porthladdoedd galluogi cloc	Modd cofrestru = DIO	On  I ffwrdd	On—yn datgelu'r porthladd galluogi cloc (CKE) i'ch galluogi i reoli pryd mae data'n cael ei glocio i mewn neu allan. Mae'r signal hwn yn atal data rhag cael ei drosglwyddo heb eich rheolaeth. I ffwrdd—nid yw porthladd galluogi cloc yn agored ac mae data bob amser yn mynd trwy'r gofrestr yn awtomatig.
Rhesymeg Hanner Cyfradd	Modd cofrestru = DIO	On  I ffwrdd	Os caiff ei droi ymlaen, mae'n galluogi DIO hanner cyfradd.
Clociau mewnbwn / allbwn ar wahân	Cyfeiriad Data = Bidir  Modd cofrestru = Cofrestr syml neu DIO	On  I ffwrdd	Os caiff ei droi ymlaen, mae'n galluogi clociau ar wahân (CK_IN a CK_OUT) ar gyfer y llwybrau mewnbwn ac allbwn yn y modd deugyfeiriadol.

Gwybodaeth Gysylltiedig

• Bws Mewnbwn ac Allbwn Darnau Uchel ac Isel ar dudalen 12
• Canllaw: Cyfnewid porthladdoedd datain_h a datain_l mewn IP wedi’i fudo ar dudalen 23

Pacio Cofrestru

Mae craidd IP GPIO yn caniatáu ichi bacio'r gofrestr i'r cyrion i arbed ardal a defnydd adnoddau.

Gallwch chi ffurfweddu'r DDIO cyfradd lawn ar y llwybr mewnbwn ac allbwn fel fflip fflop. I wneud hynny, ychwanegwch yr aseiniadau .qsf a restrir yn y tabl hwn.

Tabl 12. Pacio Cofrestr Aseiniadau QSF

Llwybr	Aseiniad QSF
Pacio gofrestr mewnbwn	Set_instance_assignment Aseiniad QSF -enw FAST_INPUT_REGISTER YMLAEN -i
Pacio gofrestr allbwn	set_instance_assignment -name FAST_OUTPUT_REGISTER YMLAEN -i
Allbwn galluogi pacio gofrestr	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER YMLAEN -i

Nodyn: Nid yw'r aseiniadau hyn yn gwarantu pacio cofrestr. Fodd bynnag, mae'r aseiniadau hyn yn galluogi'r Ffitiwr i ddod o hyd i leoliad cyfreithiol. Fel arall, mae'r Ffitiwr yn cadw'r fflip fflop yn y craidd.

Amseru IP IP FPGA GPIO

Mae perfformiad craidd IP GPIO yn dibynnu ar y cyfyngiadau I / O a'r cyfnodau cloc. I ddilysu'r amseriad ar gyfer eich cyfluniad GPIO, mae Intel yn argymell eich bod yn defnyddio'r Dadansoddwr Amseru.

Gwybodaeth Gysylltiedig
Dadansoddwr Amseriad Prime Quartus Intel

Cydrannau Amseru

Mae cydrannau amseru craidd IP GPIO yn cynnwys tri llwybr.

• Llwybrau rhyngwyneb I / O - o'r FPGA i ddyfeisiau derbyn allanol ac o ddyfeisiau trosglwyddo allanol i'r FPGA.
• Llwybrau rhyngwyneb craidd data a chloc - o'r I / O i'r craidd ac o'r craidd i I / O.
• Llwybrau trosglwyddo - o DDIO hanner cyfradd i gyfradd lawn, ac o DDIO cyfradd lawn i hanner cyfradd.

Nodyn: Mae'r Dadansoddwr Amseru yn trin y llwybr y tu mewn i'r blociau DDIO_IN a DDIO_OUT fel blychau du.

Ffigur 10. Cydrannau Amseru Llwybr Mewnbwn

Ffigur 11. Cydrannau Amseru Llwybr Allbwn

Ffigur 12. Allbwn Galluogi Cydrannau Amseru Llwybr

Elfennau Oedi

Nid yw meddalwedd Intel Quartus Prime yn gosod elfennau oedi yn awtomatig i wneud y mwyaf o slac yn y dadansoddiad amseru I/O. I gau'r amseriad neu wneud y mwyaf o slac, gosodwch yr elfennau oedi â llaw yn y gosodiadau Intel Quartus Prime file (.qsf).

Tabl 13. Elfenau Oedi .qsf Aseiniadau

Nodwch yr aseiniadau hyn yn y .qsf i gyrchu'r elfennau oedi.

Elfen Oedi	.qsf Aseiniad
Elfen Oedi Mewnbwn	set_instance_assignment i -enw INPUT_DELAY_CHAIN ​​<0..63>
Elfen Oedi Allbwn	set_instance_assignment i -enw OUTPUT_DELAY_CHAIN ​​<0..15>
Allbwn Galluogi Elfen Oedi	set_instance_assignment i -enw OE_DELAY_CHAIN ​​<0..15>

Dadansoddiad Amseru

Nid yw meddalwedd Intel Quartus Prime yn cynhyrchu'r cyfyngiadau amseru CDC yn awtomatig ar gyfer craidd IP GPIO. Rhaid i chi nodi'r cyfyngiadau amser â llaw.

Dilynwch y canllawiau amseru ac examper mwyn sicrhau bod y Dadansoddwr Amseru yn dadansoddi'r amseriad I/O yn gywir.

• I wneud dadansoddiad amseru cywir ar gyfer llwybrau rhyngwyneb I/O, nodwch gyfyngiadau lefel system y pinnau data yn erbyn pin cloc y system yn y .sdc file.
• I berfformio dadansoddiad amseru cywir ar gyfer y llwybrau rhyngwyneb craidd, diffiniwch y gosodiadau cloc hyn yn y .sdc file:
  — Cloc i'r cofrestrau craidd
  — Cloc i'r cofrestrau I/O ar gyfer y gofrestr syml a moddau DIO

Gwybodaeth Gysylltiedig
AN 433: Cyfyngu a Dadansoddi Rhyngwynebau Synchronous Ffynhonnell
Yn disgrifio technegau ar gyfer cyfyngu a dadansoddi rhyngwynebau synchronous ffynhonnell....

Cofrestr Mewnbwn Cyfradd Data Sengl

Ffigur 13. Cofrestr Mewnbwn Cyfradd Data Sengl

Tabl 14. Cofrestr Mewnbwn Cyfradd Data Sengl .sdc Command Examples

Gorchymyn	Gorchymyn Example	Disgrifiad
creu_cloc	create_clock -name sdr_in_clk -period “100 MHz” sdr_in_clk	Yn creu gosodiad cloc ar gyfer y cloc mewnbwn.
set_mewnbwn_oediad	set_input_delay -cloc sdr_in_clk 0.15 sdr_in_data	Yn cyfarwyddo'r Dadansoddwr Amseru i ddadansoddi amseriad y mewnbwn I/O gydag oedi mewnbwn o 0.15 ns.

Cofrestr Mewnbwn DDIO Cyfradd Llawn neu Hanner

Mae ochr fewnbwn y cofrestri mewnbwn DIO cyfradd lawn a hanner cyfradd yr un peth. Gallwch gyfyngu'r system yn iawn trwy ddefnyddio cloc rhithwir i fodelu'r trosglwyddydd oddi ar y sglodion i'r FPGA.

Ffigur 14. Cofrestr Mewnbwn DDIO Cyfradd Llawn neu Hanner

Tabl 15. Cofrestr Mewnbwn DDIO Cyfradd Llawn neu Hanner Cyfradd .sdc Command Examples

Gorchymyn	Gorchymyn Example	Disgrifiad
creu_cloc	create_clock -name virtual_clock - cyfnod “200 MHz” creu_cloc -enw ddio_in_clk -cyfnod “200 MHz” ddio_in_clk	Creu gosodiad cloc ar gyfer y cloc rhithwir a'r cloc DIO.
set_mewnbwn_oediad	set_input_delay -cloc virtual_clock 0.25 ddio_mewn_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_mewn_data	Cyfarwyddwch y Dadansoddwr Amseru i ddadansoddi ymyl cloc positif ac ymyl cloc negyddol y trosglwyddiad. Sylwch ar y -add_delay yn yr ail orchymyn set_input_delay.
set_llwybr_ffug	set_false_path -fall_from virtual_clock -rise_i ddio_in_clk set_false_path -rise_from virtual_clock -fall_i ddio_in_clk	Cyfarwyddwch y Dadansoddwr Amseru i anwybyddu ymyl y cloc positif i'r gofrestr ymyl negyddol wedi'i sbarduno, ac ymyl y cloc negyddol i'r gofrestr ymyl positif wedi'i sbarduno. Nodyn: Rhaid i'r amledd ck_hr fod yn hanner yr amledd ck_fr. Os yw'r I/O PLL yn gyrru'r clociau, gallwch ystyried defnyddio'r gorchymyn derive_pll_clocks .sdc.

Cofrestr Allbwn Cyfradd Data Sengl

Ffigur 15. Cofrestr Allbwn Cyfradd Data Sengl

Tabl 16. Cofrestr Allbwn Cyfradd Data Sengl .sdc Command Examples

Gorchymyn	Gorchymyn Example	Disgrifiad
create_clock a create_generated_clock	create_clock -name sdr_out_clk -cyfnod “100 MHz” sdr_out_clk create_genered_clock - ffynhonnell sdr_out_clk -enw sdr_out_outclk sdr_out_outclk	Cynhyrchu'r cloc ffynhonnell a'r cloc allbwn i'w drawsyrru.
set_allbwn_oediad	set_output_delay -cloc sdr_out_clk 0.45 sdr_out_data	Yn cyfarwyddo'r Dadansoddwr Amseru i ddadansoddi'r data allbwn i'w drawsyrru yn erbyn y cloc allbwn i'w drawsyrru.

Cofrestr Allbwn DDIO Cyfradd Llawn neu Hanner

Mae ochr allbwn y cofrestrau allbwn DIO cyfradd lawn a hanner cyfradd yr un peth.

Tabl 17. Cofrestr Allbwn DIO .sdc Command Examples

Gorchymyn	Gorchymyn Example	Disgrifiad
create_clock a create_generated_clock	creu_cloc -enw ddio_out_fr_clk -cyfnod “200 MHz” ddio_out_fr_clk create_genered_clock - ffynhonnell ddio_out_fr_clk -enw ddio_out_fr_outclk ddio_out_fr_outclk	Cynhyrchu'r clociau i'r DDIO a'r cloc i'w drawsyrru.
set_allbwn_oediad	set_output_delay -cloc ddio_out_fr_outclk 0.55 ddio_allan_fr_data set_output_delay -add_delay -clock_fall -cloc ddio_out_fr_outclk 0.55 ddio_allan_fr_data	Cyfarwyddwch y Dadansoddwr Amseru i ddadansoddi'r data cadarnhaol a negyddol yn erbyn y cloc allbwn.
set_llwybr_ffug	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Cyfarwyddwch y Dadansoddwr Amseru i anwybyddu ymyl codi'r cloc ffynhonnell yn erbyn ymyl cwympo'r cloc allbwn, ac ymyl cwympo'r cloc ffynhonnell yn erbyn ymyl codi'r cloc allbwn

Canllawiau Cau Amseru

Ar gyfer cofrestrau mewnbwn GPIO, mae'r trosglwyddiad mewnbwn I/O yn debygol o fethu'r amser dal os na fyddwch yn gosod y gadwyn oedi mewnbwn. Achosir y methiant hwn gan fod oedi'r cloc yn fwy na'r oedi data.

I gwrdd â'r amser dal, ychwanegwch oedi i'r llwybr data mewnbwn gan ddefnyddio'r gadwyn oedi mewnbwn. Yn gyffredinol, mae'r gadwyn oedi mewnbwn tua 60 ps fesul cam ar y radd 1 cyflymder. I gael gosodiad cadwyn oedi mewnbwn bras i basio'r amseriad, rhannwch y slac dal negyddol â 60 ps.

Fodd bynnag, os yw'r I/O PLL yn gyrru clociau cofrestrau mewnbwn GPIO (cofrestr syml neu fodd DDIO), gallwch osod y modd iawndal i'r modd synchronous ffynhonnell. Bydd y Ffitiwr yn ceisio ffurfweddu'r I/O PLL ar gyfer gosodiad gwell a dal slac ar gyfer y dadansoddiad amseriad mewnbwn I/O.

Ar gyfer cofrestri galluogi allbwn ac allbwn GPIO, gallwch ychwanegu oedi at y data allbwn a'r cloc gan ddefnyddio'r cadwyni galluogi allbwn ac allbwn.

• Os gwelwch dorri amser gosod, gallwch gynyddu gosodiad cadwyn oedi cloc allbwn.
• Os gwelwch dorri amser dal, gallwch gynyddu gosodiad cadwyn oedi data allbwn.

GPIO Intel FPGA IP Design Examples

Gall craidd IP GPIO gynhyrchu dyluniad cynampllai sy'n cyd-fynd â'ch cyfluniad IP yn y golygydd paramedr. Gallwch ddefnyddio'r rhain dylunio exampllai fel cyfeiriadau ar gyfer amrantiad y craidd IP a'r ymddygiad disgwyliedig mewn efelychiadau.

Gallwch chi gynhyrchu'r dyluniad examples gan olygydd paramedr craidd IP GPIO. Ar ôl i chi osod y paramedrau rydych chi eu heisiau, cliciwch Cynhyrchu Example Dylunio. Mae'r craidd IP yn cynhyrchu'r dyluniad example ffynhonnell files yn y cyfeiriadur rydych chi'n ei nodi.

Ffigur 16. Ffynhonnell Files yn y Dyluniad Cynhyrchedig Example Cyfeiriadur

Nodyn: Mae'r .qsys files ar gyfer defnydd mewnol yn ystod dylunio exampcenhedlaeth yn unig. Ni allwch olygu'r rhain .qsys files.

GPIO IP Craidd Synthesizable Intel Quartus Prime Design Example

Mae'r cynllun synthesizable exampMae le yn system Dylunydd Platfform sy'n barod i'w chrynhoi y gallwch ei chynnwys mewn prosiect Intel Quartus Prime.

Cynhyrchu a Defnyddio'r Dyluniad Example

I gynhyrchu dyluniad synthesizable Intel Quartus Prime example o'r ffynhonnell files, rhedeg y gorchymyn canlynol yn y dyluniad exampcyfeiriadur:

quartus_sh -t make_qii_design.tcl

I nodi dyfais union i'w defnyddio, rhedeg y gorchymyn canlynol:

quartus_sh -t make_qii_design.tcl [device_name]

Mae'r sgript TCL yn creu cyfeiriadur qii sy'n cynnwys y prosiect ed_synth.qpf file. Gallwch agor a llunio'r prosiect hwn yn y meddalwedd Intel Quartus Prime.

Dyluniad Efelychu Craidd IP GPIO Example

Mae'r cynllun efelychiad cynampMae le yn defnyddio'ch gosodiadau paramedr craidd GPIO IP i adeiladu'r enghraifft IP sy'n gysylltiedig â gyrrwr efelychu. Mae'r gyrrwr yn cynhyrchu traffig ar hap ac yn gwirio cyfreithlondeb y data sy'n mynd allan yn fewnol.

Gan ddefnyddio'r dyluniad example, gallwch chi redeg efelychiad gan ddefnyddio un gorchymyn, yn dibynnu ar yr efelychydd rydych chi'n ei ddefnyddio. Mae'r efelychiad yn dangos sut y gallwch ddefnyddio craidd IP GPIO.

Cynhyrchu a Defnyddio'r Dyluniad Example

I gynhyrchu'r dyluniad efelychiad example o'r ffynhonnell files ar gyfer efelychydd Verilog, rhedeg y gorchymyn canlynol yn y cynllun exampcyfeiriadur:

quartus_sh -t make_sim_design.tcl

I gynhyrchu'r dyluniad efelychiad example o'r ffynhonnell files ar gyfer efelychydd VHDL, rhedeg y gorchymyn canlynol yn y cynllun exampcyfeiriadur:

quartus_sh -t make_sim_design.tcl VHDL

Mae'r sgript TCL yn creu cyfeiriadur sim sy'n cynnwys is-gyfeiriaduron - un ar gyfer pob offeryn efelychu a gefnogir. Gallwch ddod o hyd i'r sgriptiau ar gyfer pob offeryn efelychu yn y cyfeiriaduron cyfatebol.

Llif Mudo IP ar gyfer Dyfeisiau Arria V, Seiclon V, a Stratix V

Mae'r llif mudo IP yn caniatáu ichi fudo'r creiddiau IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ac ALTIOBUF IP o ddyfeisiau Arria V, Seiclon V, a Stratix V i graidd IP GPIO o ddyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX.

Mae'r llif mudo IP hwn yn ffurfweddu craidd IP GPIO i gyd-fynd â gosodiadau'r creiddiau IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ac ALTIOBUF, sy'n eich galluogi i adfywio'r craidd IP.

Nodyn: Mae rhai creiddiau IP yn cefnogi'r llif mudo IP mewn moddau penodol yn unig. Os yw'ch craidd IP mewn modd nad yw'n cael ei gefnogi, efallai y bydd angen i chi redeg y Golygydd Paramedr IP ar gyfer craidd IP GPIO a ffurfweddu'r craidd IP â llaw.

Yn Mudo Eich ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ac ALTIOBUF IP Cores

I fudo'ch creiddiau IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ac ALTIOBUF i graidd IP IP IP FPGA Intel GPIO, dilynwch y camau hyn:

1. Agorwch eich craidd ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, neu ALTIOBUF IP yn y Golygydd Paramedr IP.
2. Yn y Teulu dyfais a ddewiswyd ar hyn o bryd, dewis Intel Arria 10 or Intel Cyclone 10 GX.
3. Cliciwch Gorffen i agor Golygydd Paramedr IP GPIO.
   Mae'r Golygydd Paramedr IP yn ffurfweddu gosodiadau craidd IP GPIO tebyg i'r gosodiadau craidd ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, neu ALTIOBUF.
4. Os oes unrhyw osodiadau anghydnaws rhwng y ddau, dewiswch gosodiadau newydd a gefnogir.
5. Cliciwch Gorffen i adfywio'r craidd IP.
6. Disodli eich ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, neu amrantiad craidd IP ALTIOBUF yn RTL gyda chraidd IP GPIO.

Sylwer: Mae'n bosibl na fydd enwau porthladdoedd craidd IP GPIO yn cyfateb i enwau porthladdoedd craidd ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, neu ALTIOBUF IP. Felly, efallai na fydd newid yr enw craidd IP yn syml yn yr amrantiad yn ddigon.

Gwybodaeth Gysylltiedig
Bws Mewnbwn ac Allbwn Darnau Uchel ac Isel ar dudalen 12

Canllaw: Cyfnewid porthladdoedd datain_h a datain_l mewn IP wedi'i fudo

Pan fyddwch chi'n mudo'ch IP GPIO o ddyfeisiau blaenorol i graidd IP GPIO, gallwch chi droi ymlaen Defnyddiwch enwau porthladdoedd lefel uchaf etifeddol opsiwn yn y golygydd paramedr craidd IP GPIO. Fodd bynnag, mae ymddygiad y porthladdoedd hyn yng nghraidd IP GPIO yn wahanol nag yn y creiddiau IP a ddefnyddir ar gyfer dyfeisiau Stratix V, Arria V, a Seiclon V.

Mae craidd IP GPIO yn gyrru'r porthladdoedd hyn i'r cofrestrau allbwn ar yr ymylon cloc hyn:

• datain_h - ar ymyl codi outclock
• datain_l - ar ymyl disgyn o outclock

Os gwnaethoch fudo'ch GPIO IP o ddyfeisiau Stratix V, Arria V, a Seiclon V, cyfnewidiwch y porthladdoedd datain_h a datain_l pan fyddwch chi'n cyflymu'r IP a gynhyrchir gan graidd IP GPIO.

Gwybodaeth Gysylltiedig
Bws Mewnbwn ac Allbwn Darnau Uchel ac Isel ar dudalen 12

Archifau Canllaw Defnyddwyr IP GPIO Intel FPGA

Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel Quartus Prime Design hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd.

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

Fersiwn Craidd IP	Canllaw Defnyddiwr
20.0.0	Canllaw Defnyddwyr IP GPIO Intel FPGA: Dyfeisiau GX Intel Arria 10 ac Intel Cyclone 10
19.3.0	Canllaw Defnyddwyr IP GPIO Intel FPGA: Dyfeisiau GX Intel Arria 10 ac Intel Cyclone 10
19.3.0	Canllaw Defnyddwyr IP GPIO Intel FPGA: Dyfeisiau GX Intel Arria 10 ac Intel Cyclone 10
18.1	Canllaw Defnyddwyr IP GPIO Intel FPGA: Dyfeisiau GX Intel Arria 10 ac Intel Cyclone 10
18.0	Canllaw Defnyddwyr IP GPIO Intel FPGA: Dyfeisiau GX Intel Arria 10 ac Intel Cyclone 10
17.1	Canllaw Defnyddiwr Craidd Intel FPGA GPIO IP
17.0	Canllaw Defnyddiwr Craidd Altera GPIO IP
16.1	Canllaw Defnyddiwr Craidd Altera GPIO IP
16.0	Canllaw Defnyddiwr Craidd Altera GPIO IP
14.1	Canllaw Defnyddiwr Megafunction Altera GPIO
13.1	Canllaw Defnyddiwr Megafunction Altera GPIO

Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddwyr IP GPIO Intel FPGA IP: Dyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2021.07.15	21.2	20.0.0	Wedi diweddaru'r diagram sy'n dangos y symlach view o'r llwybr mewnbwn GPIO un pen i ddiweddaru dout[0] i dout[3] a dout[3] i dout[0].
2021.03.29	21.1	20.0.0	Wedi diweddaru rhif fersiwn IP GPIO i 20.0.0.
2021.03.12	20.4	19.3.0	Wedi diweddaru'r canllaw mudo IP i nodi bod IP GPIO yn gyrru datain_h ar yr ymyl codi a datain_l ar yr ymyl sy'n disgyn.
2019.10.01	19.3	19.3.0	Gwall teipograffyddol wedi'i gywiro yng nghodau aseiniad .qsf yn y testun am elfennau oedi.
2019.03.04	18.1	18.1	Yn y pynciau am y llwybr mewnbwn, ac allbwn ac allbwn galluogi llwybrau: Cywiro'r nodiadau yn y pynciau i nodi nad yw'r GPIO Intel FPGA IP yn cefnogi graddnodi deinamig o binnau deugyfeiriadol. Ychwanegwyd dolenni i'r PHY Lite ar gyfer Rhyngwynebau Cyfochrog Canllaw Defnyddiwr Craidd Intel FPGA IP: Intel Stratix 10, Intel Arria 10, a Dyfeisiau Intel Cyclone 10 GX i gael mwy o wybodaeth am gymwysiadau sydd angen graddnodi deinamig ar gyfer pinnau deugyfeiriadol.
2018.08.28	18.0	18.0	Wedi ail-deitlo'r ddogfen o Ganllaw Defnyddiwr Craidd Intel FPGA GPIO IP i Ganllaw Defnyddwyr IP GPIO Intel FPGA: Dyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX. Ychwanegwyd dolen i ganllaw defnyddiwr Intel Stratix 10 GPIO IP.  Ailenwyd yr IP o “Intel FPGA GPIO” i “GPIO Intel FPGA IP”.  Cywiro enghreifftiau o “clk_fr” a “clk_hr” i “ck_fr” a “ck_hr”.  Diweddaru diagramau llwybr mewnbwn IP GPIO a llwybrau allbwn i ddangos yr enwau signal craidd IP gwirioneddol.

Dyddiad	Fersiwn	Newidiadau
Tachwedd 2017	2017.11.06	Cefnogaeth ychwanegol ar gyfer dyfeisiau Intel Cyclone 10 GX. Wedi diweddaru'r enwau signal mewn ffigurau i gyd-fynd â'r enwau signal yng nghraidd IP GPIO. Ychwanegwyd tonffurf y llwybr allbwn. Wedi'i ailenwi'n “graidd IP Altera GPIO” i “graidd IP Intel FPGA GPIO”. Wedi'i ailenwi'n “Altera IOPLL IP core” i “Intel FPGA IOPLL IP core”. Wedi'i ailenwi'n “Dadansoddwr Amseru TimeQuest” yn “Dadansoddwr Amser”. Wedi'i ailenwi'n “Qsys” yn “Dylunydd Llwyfan”. Eglurwyd bod y signalau ASET ac ACLR yn weithredol uchel.
Mai 2017	2017.05.08	Wedi diweddaru'r tabl sy'n rhestru paramedrau byffer GPIO i nodi'r amodau ar gyfer y Defnyddiwch gylchedau dal bws opsiwn paramedr. Wedi'i ailfrandio fel Intel.
Hydref 2016	2016.10.31	Wedi diweddaru tonffurf y llwybr mewnbwn. Ychwanegwyd pwnc sy'n disgrifio'r darnau uchel ac isel yn y bysiau bwyta a dout.
Awst 2016	2016.08.05	Nodiadau ychwanegol am gymorth OCT deinamig yng nghraidd IP GPIO. Diweddaru'r pwnc am osodiadau paramedr i wella cywirdeb ac eglurder. Wedi diweddaru'r adran ar gynhyrchu'r dyluniad example. Ychwanegwyd pwnc canllaw am ymddygiad y porthladdoedd etifeddiaeth pan fyddwch chi'n mudo i graidd IP GPIO o ddyfeisiau Stratix V, Arria V, a Seiclon V. Ailysgrifennu ac ailstrwythuro'r ddogfen i wella eglurder ac er hwylustod cyfeirio. Newid achosion o Quartus II i Quartus Prime.
Awst 2014	2014.08.18	Ychwanegwyd gwybodaeth amseru. Ychwanegwyd gwybodaeth pacio'r gofrestr. Ychwanegwyd Defnyddiwch enwau porthladdoedd lefel uchaf etifeddol paramedr. Mae hwn yn baramedr newydd. Ychwanegwyd gwybodaeth pacio'r gofrestr. Wedi disodli'r term megafunction gyda chraidd IP.
Tachwedd 2013	2013.11.29	Rhyddhad cychwynnol.

Anfon Adborth

Canllaw Defnyddwyr IP GPIO Intel FPGA: Dyfeisiau GX Intel Arria 10 ac Intel Cyclone 10

Dogfennau / Adnoddau

intel GPIO Intel FPGA IP [pdfCanllaw Defnyddiwr GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Cyfeiriadau

• Llawlyfr Defnyddiwr