Tile F JESD204C Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Mae'r canllaw defnyddiwr hwn yn darparu'r nodweddion, y canllawiau defnydd, a disgrifiad manwl o'r dyluniad examples ar gyfer y F-Tile JESD204C Intel® FPGA IP gan ddefnyddio dyfeisiau Intel Agilex™.

Cynulleidfa Fwriadol

Mae’r ddogfen hon wedi’i bwriadu ar gyfer:

Pensaer dylunio i wneud dewis IP yn ystod cyfnod cynllunio dylunio lefel system
Dylunwyr caledwedd wrth integreiddio'r IP yn eu dyluniad lefel system

Peirianwyr dilysu yn ystod y cam efelychu lefel system a dilysu caledwedd

Dogfennau Cysylltiedig
Mae'r tabl canlynol yn rhestru dogfennau cyfeirio eraill sy'n gysylltiedig â'r F-Tile JESD204C Intel FPGA IP.

Tabl 1. Dogfennau Cysylltiedig

Cyfeiriad	Disgrifiad
F-Tile JESD204C Canllaw Defnyddiwr IP Intel FPGA	Yn darparu gwybodaeth am y F-Tile JESD204C Intel FPGA IP.
F-Tile JESD204C Intel FPGA Nodiadau Rhyddhau IP	Yn rhestru'r newidiadau a wnaed ar gyfer yr F-Tile JESD204C F-Tile JESD204C mewn datganiad penodol.
Taflen Data Dyfais Intel Agilex	Mae'r ddogfen hon yn disgrifio'r nodweddion trydanol, nodweddion newid, manylebau cyfluniad, ac amseriad dyfeisiau Intel Agilex.

Acronymau a Geirfa

Tabl 2. Rhestr Acronym

Acronym	Ehangu
LEMC	Cloc Amlfloc Estynedig Lleol
FC	Cyfradd cloc ffrâm
ADC	Trawsnewidydd Analog i Ddigidol
DAC	Trawsnewidydd Digidol i Analog
DSP	Prosesydd Signal Digidol
TX	Trosglwyddydd
RX	Derbynnydd

Acronym	Ehangu
DLL	Haen cyswllt data
CSR	Rheolaeth a chofrestr statws
CRU	Uned Cloc ac Ailosod
ISR	Trefn Gwasanaeth Torri ar draws
FIFO	Cyntaf-i-mewn-Cyntaf-Allan
SERDES	Serializer Deserializer
ECC	Gwall Cywiro Cod
CWY	Cywiro Gwall ymlaen
SERR	Canfod Gwall Sengl (yn ECC, gellir ei gywiro)
DERR	Canfod Gwall Dwbl (yn ECC, angheuol)
PRBS	Dilyniant deuaidd ffug-ddarpar
MAC	Rheolwr Mynediad i'r Cyfryngau. Mae MAC yn cynnwys is-haenwr protocol, haen trafnidiaeth, a haen cyswllt data.
PHY	Haen Corfforol. Mae PHY fel arfer yn cynnwys yr haen ffisegol, SERDES, gyrwyr, derbynyddion a CDR.
PCS	Is-haen codio Corfforol
PMA	Ymlyniad Corfforol Canolig
ABA	Oedi Clustogi RX
UI	Cyfwng Uned = hyd did cyfresol
Cyfrif ABA	RX Buffer Oedi cyrraedd y lôn ddiweddaraf
RBD gwrthbwyso	Cyfle rhyddhau RX Buffer Oedi
SH	Pennawd cysoni
TL	Haen cludo
EMIB	Pont Ryng-gysylltu Aml-farw wedi'i gwreiddio

Tabl 3. Rhestr Geirfa

Tymor	Disgrifiad
Dyfais trawsnewidydd	Trawsnewidydd ADC neu DAC
Dyfais Rhesymeg	FPGA neu ASIC
Hydet	Grŵp o 8 did, yn gwasanaethu fel mewnbwn i amgodiwr 64/66 ac allbwn o'r datgodiwr
Deffro	Set o 4 did sef uned waith sylfaenol manylebau JESD204C
Bloc	Symbol 66-bit a gynhyrchir gan y cynllun amgodio 64/66
Cyfradd Llinell	Cyfradd data effeithiol cyswllt cyfresol Cyfradd Llinell Lôn = (Mx Sx N'x 66/64 x FC) / L
Cloc Cyswllt	Cloc Cyswllt = Cyfradd Llinell Lôn/66.
Ffrâm	Set o wythawdau olynol lle gellir nodi lleoliad pob wythawd trwy gyfeirio at signal aliniad ffrâm.
Cloc Ffrâm	Cloc system sy'n rhedeg ar gyfradd y ffrâm, rhaid i hwnnw fod yn gloc cyswllt 1x a 2x.

Tymor	Disgrifiad
Sampllai fesul cloc ffrâm	Samples y cloc, y cyfanswm samples yn y cloc ffrâm ar gyfer y ddyfais trawsnewid.
LEMC	Cloc mewnol a ddefnyddir i alinio ffin yr aml-floc estynedig rhwng lonydd ac i mewn i'r cyfeiriadau allanol (SYSREF neu Is-ddosbarth 1).
Is-ddosbarth 0	Dim cefnogaeth i hwyrni penderfyniaethol. Dylid rhyddhau data ar unwaith ar ddesg o lôn i lôn ar y derbynnydd.
Is-ddosbarth 1	Cudd penderfyniad penderfynol gan ddefnyddio SYSREF.
Cyswllt Amlbwynt	Cysylltiadau rhyng-ddyfais gyda 2 neu fwy o ddyfeisiau trawsnewid.
64B/66B Amgodio	Cod llinell sy'n mapio data 64-did i 66 did i ffurfio bloc. Mae'r strwythur data lefel sylfaen yn floc sy'n dechrau gyda phennawd cysoni 2-did.

Tabl 4. Symbolau

Tymor	Disgrifiad
L	Nifer y lonydd fesul dyfais trawsnewid
M	Nifer y trawsnewidyddion fesul dyfais
F	Nifer yr wythfedau fesul ffrâm ar un lôn
S	Nifer yr sampllai a drosglwyddir fesul trawsnewidydd sengl fesul cylch ffrâm
N	Cydraniad trawsnewidydd
Na	Cyfanswm nifer y didau fesul sample yn y fformat data defnyddiwr
CS	Nifer y darnau rheoli fesul trosiad sample
CF	Nifer y geiriau rheoli fesul cyfnod cloc ffrâm fesul dolen
HD	Fformat data defnyddwyr Dwysedd Uchel
E	Nifer yr aml-floc mewn bloc lluosog estynedig

Tile F JESD204C Intel FPGA IP Design Exampgyda Canllaw Cychwyn Cyflym

Mae'r F-Tile JESD204C Intel FPGA IP dylunio exampMae les ar gyfer dyfeisiau Intel Agilex yn cynnwys mainc brawf efelychu a dyluniad caledwedd sy'n cefnogi casglu a phrofi caledwedd.
Gallwch chi gynhyrchu'r dyluniad JESD204C Tile F cynampllai trwy'r catalog IP yn y meddalwedd Intel Quartus® Prime Pro Edition.

Ffigur 1. Datblygiad Stages ar gyfer y Design Example

Dylunio Cynample Diagram Bloc

Ffigur 2. F-Tile JESD204C Design Example Diagram Bloc Lefel Uchel

Mae'r dyluniad cynampMae le yn cynnwys y modiwlau canlynol:

System Dylunydd Llwyfan
- F-Tile JESD204C Intel FPGA IP
- JTAG i bont Avalon Master
- Rheolydd I/O (PIO) cyfochrog
- Rhyngwyneb Porth Cyfresol (SPI) - modiwl meistr - IOPLL
- Generadur SYSREF
- Example Design (ED) Rheoli CSR
- Ailosod dilynwyr

System PLL
Generadur patrwm
Gwiriwr patrwm

Tabl 5. Dyluniad Example Modiwlau

Cydrannau	Disgrifiad
System Dylunydd Llwyfan	Mae'r system Dylunydd Llwyfan yn cychwyn llwybr data IP F-Tile JESD204C a perifferolion ategol.
F-Tile JESD204C Intel FPGA IP	Mae'r is-system Dylunydd Llwyfan hon yn cynnwys yr IPs TX a RX F-Tile JESD204C wedi'u cychwyn ynghyd â'r PHY deublyg.
JTAG i bont Avalon Master	Mae'r bont hon yn darparu mynediad gwesteiwr consol system i'r IP wedi'i fapio â chof yn y dyluniad trwy'r JTAG rhyngwyneb.
Rheolydd I/O (PIO) cyfochrog	Mae'r rheolydd hwn yn darparu rhyngwyneb cof-map ar gyfer sampling a gyrru porthladdoedd I/O pwrpas cyffredinol.
SPI meistr	Mae'r modiwl hwn yn ymdrin â throsglwyddo cyfresol o ddata cyfluniad i'r rhyngwyneb SPI ar ben y trawsnewidydd.
Generadur SYSREF	Mae generadur SYSREF yn defnyddio'r cloc cyswllt fel cloc cyfeirio ac yn cynhyrchu corbys SYSREF ar gyfer yr IP Tile F JESD204C. Nodyn: Mae'r dyluniad hwn yn gynampMae le yn defnyddio generadur SYSREF i ddangos cychwyniad cyswllt IP deublyg F-Tile JESD204C. Yn y cymhwysiad lefel system is-ddosbarth 204 F-Tile JESD1C, rhaid i chi gynhyrchu'r SYSREF o'r un ffynhonnell â chloc y ddyfais.
IOPLL	Mae'r dyluniad hwn yn gynampMae le yn defnyddio IOPLL i gynhyrchu cloc defnyddiwr ar gyfer trosglwyddo data i'r F-Tile JESD204C IP.
Rheoli ED CSR	Mae'r modiwl hwn yn darparu rheolaeth a statws canfod SYSREF, ac yn profi rheolaeth patrwm a statws.
Ailosod dilynwyr	Mae'r dyluniad hwn yn gynampMae le yn cynnwys 2 ddilyniant ailosod: Ailosod Dilyniant 0 - Yn trin yr ailosodiad i barth ffrydio TX/RX Avalon®, parth wedi'i fapio â chof Avalon, PLL craidd, TX PHY, craidd TX, a generadur SYSREF. Ailosod Dilyniant 1 - Yn trin yr ailosodiad i graidd RX PHY a RX.
System PLL	Ffynhonnell cloc cynradd ar gyfer y groesfan IP caled F-tile ac EMIB.
Generadur patrwm	Mae'r generadur patrwm yn cynhyrchu PRBS neu ramp patrwm.
Gwiriwr patrwm	Mae'r gwiriwr patrwm yn gwirio'r PRBS neu ramp patrwm a dderbyniwyd, ac yn tynnu sylw at wall pan fydd yn canfod diffyg cyfatebiaeth data sample.

Gofynion Meddalwedd

Mae Intel yn defnyddio'r meddalwedd canlynol i brofi'r dyluniad exampllai mewn system Linux:

Meddalwedd Intel Quartus Prime Pro Edition
Questa * / ModelSim * neu efelychydd VCS * / VCS MX

Cynhyrchu'r Dyluniad

I gynhyrchu'r dyluniad example oddi wrth y golygydd paramedr IP:

Creu prosiect sy'n targedu teulu dyfais teils F Intel Agilex a dewis y ddyfais a ddymunir.
Yn y Catalog IP, Tools ➤ IP Catalog, dewiswch F-Tile JESD204C Intel FPGA IP.

Nodwch enw lefel uchaf a'r ffolder ar gyfer eich amrywiad IP arferol. Cliciwch OK. Mae'r golygydd paramedr yn ychwanegu'r lefel uchaf .ip file i'r prosiect presennol yn awtomatig. Os gofynnir i chi ychwanegu'r .ip file i'r prosiect, cliciwch Prosiect ➤ Ychwanegu/ Dileu Files yn Prosiect i ychwanegu'r file.
O dan yr Example Dylunio tab, nodwch y dyluniad exampparamedrau fel y disgrifir yn Design Example Paramedrau.

Cliciwch Generate Example Dylunio.

Mae'r meddalwedd yn cynhyrchu pob dyluniad files yn yr is-gyfeiriaduron. Rhain files yn ofynnol i redeg efelychu a llunio.

Dylunio Cynample Paramedrau
Mae golygydd paramedr F-Tile JESD204C Intel FPGA IP yn cynnwys yr Example Dylunio tab i chi nodi paramedrau penodol cyn cynhyrchu'r dyluniad example.

Tabl 6 . Paramedrau yn yr Exampgyda Tab Dylunio

Paramedr	Opsiynau	Disgrifiad
Dewiswch Dylunio	Rheoli Consol System Dim	Dewiswch y rheolydd consol system i gael mynediad at y dyluniad example llwybr data drwy'r consol system.
Efelychiad	Ymlaen, i ffwrdd	Trowch ymlaen er mwyn i'r IP gynhyrchu'r angenrheidiol files ar gyfer efelychu'r dyluniad example.
Synthesis	Ymlaen, i ffwrdd	Trowch ymlaen er mwyn i'r IP gynhyrchu'r angenrheidiol files ar gyfer llunio Intel Quartus Prime ac arddangos caledwedd.
Fformat HDL (ar gyfer efelychu)	Verilog VDHL	Dewiswch fformat HDL yr RTL files ar gyfer efelychu.
Fformat HDL (ar gyfer synthesis)	Verilog yn unig	Dewiswch fformat HDL yr RTL files ar gyfer synthesis.

Paramedr	Opsiynau	Disgrifiad
Cynhyrchu modiwl SPI 3 gwifren	Ymlaen, i ffwrdd	Trowch ymlaen i alluogi rhyngwyneb SPI 3-wifren yn lle 4-wifren.
Modd Sysref	Un ergyd Cyfnodol Cyfnodol bwlch	Dewiswch a ydych am i aliniad SYSREF fod yn fodd pwls un ergyd, yn gyfnodol, neu'n gyfnodol â bylchau, yn seiliedig ar eich gofynion dylunio a'ch hyblygrwydd amseru. Un ergyd - Dewiswch yr opsiwn hwn i alluogi SYSREF i fod yn fodd pwls un ergyd. Gwerth did y gofrestr sysref_ctrl[17] yw 0. Ar ôl y deasserts ailosod IP Teil-F JESD204C, newidiwch werth y gofrestr sysref_ctrl[17] o 0 i 1, yna i 0, ar gyfer curiad SYSREF un ergyd. Cyfnodol - Mae gan SYSREF yn y modd cyfnodol gylch dyletswydd 50:50. Cyfnod SYSREF yw ESYSREF_MULP. Cyfnodol bwlch - mae gan SYSREF gylchred dyletswydd rhaglenadwy o ronynnedd o 1 cylch cloc cyswllt. Cyfnod SYSREF yw ESYSREF_MULP. Ar gyfer gosod cylch dyletswydd y tu allan i'r ystod, dylai bloc cynhyrchu SYSREF ddod i gasgliad o gylchred dyletswydd 50:50 yn awtomatig. Cyfeirier at y SYSREF Generadur adran am ragor o wybodaeth am y SYSREF cyfnod.
Dewis bwrdd	Dim	Dewiswch y bwrdd ar gyfer y dyluniad example. Dim - Nid yw'r opsiwn hwn yn cynnwys agweddau caledwedd ar gyfer y dyluniad example. Bydd yr holl aseiniadau pin yn cael eu gosod i binnau rhithwir.
Patrwm Prawf	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Dewiswch generadur patrwm a phatrwm prawf gwiriwr. Generadur Patrwm - Mae JESD204C yn cefnogi generadur patrwm PRBS fesul data sample. Mae hyn yn golygu bod lled y data yn opsiwn N+CS. Mae generadur a gwiriwr patrwm PRBS yn ddefnyddiol ar gyfer creu data sampysgogiad ar gyfer profi ac nid yw'n gydnaws â modd prawf PRBS ar y trawsnewidydd ADC/DAC. Ramp Generadur Patrwm - mae haen gyswllt JESD204C yn gweithredu fel arfer ond mae'r cludiant yn ddiweddarach yn anabl ac anwybyddir mewnbwn y fformatiwr. Mae pob lôn yn trawsyrru ffrwd octet union yr un fath sy'n cynyddu o 0x00 i 0xFF ac yna'n ailadrodd. Ramp prawf patrwm yn cael ei alluogi gan prbs_test_ctl. Gwiriwr Patrwm PRBS - Mae sgrialwr PRBS JESD204C yn cydamseru ei hun a disgwylir, pan fydd y craidd IP yn gallu dadgodio cyswllt i fyny, bod yr hedyn sgramblo eisoes wedi'i gydamseru. Bydd hadau sgramblo PRBS yn cymryd hyd at 8 wythfed i hunangychwyn. Ramp Gwiriwr Patrwm - mae sgramblo JESD204C yn cydamseru ei hun a disgwylir, pan fydd y craidd IP yn gallu dadgodio cyswllt, bod yr hedyn sgramblo eisoes wedi'i gydamseru. Mae'r wythawd dilys cyntaf yn cael ei lwytho fel yr ramp gwerth cychwynnol. Rhaid i ddata dilynol gynyddu hyd at 0xFF a rholio drosodd i 0x00. Ramp dylai gwiriwr patrwm wirio am batrwm union yr un fath ar draws pob lôn.
Galluogi dolen cyfresol fewnol	Ymlaen, i ffwrdd	Dewiswch ddolen cyfresol fewnol.
Galluogi Command Channel	Ymlaen, i ffwrdd	Dewiswch batrwm sianel gorchymyn.

Strwythur Cyfeiriadur
Mae'r cynllun F-Tile JESD204C cynample cyfeirlyfrau yn cynnwys a gynhyrchwyd files ar gyfer y cynllun examples.

Ffigur 3. Strwythur Cyfeiriadur ar gyfer Teil-F JESD204C Intel Agilex Design Example

Tabl 7. Cyfeiriadur Files

Ffolderi	Files
gol/rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
efelychiad/mentor	modelauim_sim.tcl tb_top_waveform.do
efelychiad/synopsys	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Efelychu'r Dyluniad Example Testbench

Mae'r dyluniad cynampMae le testbench yn efelychu eich dyluniad a gynhyrchir.

Ffigur 4. Gweithdrefn

I efelychu'r dyluniad, gwnewch y camau canlynol:

Newidiwch y cyfeiriadur gweithio iample_design_directory>/efelychu/ .
Yn y llinell orchymyn, rhedeg y sgript efelychu. Mae'r tabl isod yn dangos y gorchmynion i redeg yr efelychwyr a gefnogir.

Efelychydd	Gorchymyn
Questa/ModelSim	vsim -do modelauim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (heb Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCS MX	sh vcsmx_sim.sh

Mae'r efelychiad yn gorffen gyda negeseuon sy'n nodi a oedd y rhediad yn llwyddiannus ai peidio.

Ffigur 5. Efelychu Llwyddiannus
Mae'r ffigur hwn yn dangos y neges efelychu llwyddiannus ar gyfer efelychydd VCS.

Llunio'r Dyluniad Example

I lunio'r casgliad yn unig exampGyda'r prosiect, dilynwch y camau hyn:

Sicrhau dyluniad llunio example genhedlaeth yn gyflawn.
Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Prime Pro Editionample_ design_ directory>/ed/quartus.

Ar y ddewislen Prosesu, cliciwch ar Start Compilation.

Disgrifiad Manwl ar gyfer y Dyluniad Teil-F JESD204C Example

Mae'r cynllun F-Tile JESD204C cynampMae le yn dangos ymarferoldeb ffrydio data gan ddefnyddio modd loopback.
Gallwch chi nodi'r gosodiadau paramedrau o'ch dewis a chynhyrchu'r dyluniad example.
Mae'r dyluniad cynampMae le ar gael yn y modd deublyg yn unig ar gyfer amrywiad Base a PHY. Gallwch ddewis Sail yn unig neu amrywiad PHY yn unig ond byddai'r IP yn cynhyrchu'r dyluniad cynample ar gyfer Sylfaen a PHY.

Nodyn: Efallai y bydd rhai ffurfweddiadau cyfradd data uchel yn methu amseru. Er mwyn osgoi methiant amseru, ystyriwch nodi gwerth lluosydd amlder cloc ffrâm is (FCLK_MULP) yn y tab Cyfluniadau o olygydd paramedr IP F-Tile JESD204C Intel FPGA IP.

Cydrannau System

Mae'r cynllun F-Tile JESD204C cynampMae le yn darparu llif rheoli sy'n seiliedig ar feddalwedd sy'n defnyddio'r uned rheoli caled gyda chymorth consol system neu hebddo.

Mae'r dyluniad cynample yn galluogi cyswllt awtomatig i fyny mewn moddau loopback mewnol ac allanol.

JTAG i Avalon Master Bridge
Mae'r J.TAG i Avalon Master Bridge yn darparu cysylltiad rhwng y system letyol i gael mynediad i'r IP Tile F-map cof JESD204C a'r rheolaeth IP ymylol a'r cofrestrau statws trwy'r J.TAG rhyngwyneb.

Ffigur 6. System gyda JTAG i Avalon Master Bridge Core

Nodyn: Rhaid i gloc y system fod o leiaf 2X yn gyflymach na'r JTAG cloc. Cloc y system yw mgmt_clk (100MHz) yn y dyluniad hwn cynample.

Cyfochrog I/O (PIO) Craidd
Mae'r craidd mewnbwn/allbwn cyfochrog (PIO) gyda rhyngwyneb Avalon yn darparu rhyngwyneb cof-map rhwng porthladd caethweision wedi'i fapio gan gof Avalon a phorthladdoedd I/O pwrpas cyffredinol. Mae'r porthladdoedd I / O yn cysylltu naill ai â rhesymeg defnyddiwr ar sglodion, neu â phinnau I / O sy'n cysylltu â dyfeisiau y tu allan i'r FPGA.

Ffigur 7. Craidd PIO gyda Phyrth Mewnbwn, Porthladdoedd Allbwn, a Chymorth IRQ
Yn ddiofyn, mae'r gydran Cynllunydd Llwyfan yn analluogi'r Llinell Gwasanaeth Ymyrraeth (IRQ).

Mae'r porthladdoedd PIO I/O yn cael eu neilltuo ar y lefel uchaf HDL file ( io_ statws ar gyfer porthladdoedd mewnbwn, io_ rheolaeth ar gyfer porthladdoedd allbwn).

Mae'r tabl isod yn disgrifio'r cysylltedd signal ar gyfer statws a rheolaeth porthladdoedd I/O i'r switsh DIP a LED ar y pecyn datblygu.

Tabl 8. Porthladdoedd I/O Craidd PIO

Porthladd	Did	Arwydd
Allan_porthladd	0	Rhaglennu SPI USER_LED wedi'i wneud
Allan_porthladd	31:1	Wedi'i gadw
Mewn_port	0	Galluogi dolen gyfresol fewnol USER_DIP Off = 1 Ymlaen = 0
	1	USER_DIP SYSREF a gynhyrchir gan FPGA galluogi Off = 1 Ymlaen = 0
	31:2	Wedi'i gadw.

Meistr SPI
Mae'r modiwl meistr SPI yn gydran Dylunydd Llwyfan safonol yn llyfrgell safonol y Catalog IP. Mae'r modiwl hwn yn defnyddio'r protocol SPI i hwyluso cyfluniad trawsnewidyddion allanol (ar gyfer cynample, ADC, DAC, a generaduron cloc allanol) trwy ofod cofrestr strwythuredig y tu mewn i'r dyfeisiau hyn.

Mae gan y meistr SPI ryngwyneb map cof Avalon sy'n cysylltu â meistr Avalon (JTAG i bont meistr Avalon) trwy ryng-gysylltiad map cof Avalon. Mae'r meistr SPI yn derbyn cyfarwyddiadau ffurfweddu gan feistr Avalon.

Mae'r modiwl meistr SPI yn rheoli hyd at 32 o gaethweision SPI annibynnol. Mae cyfradd baud SCLK wedi'i ffurfweddu i 20 MHz (rhannu â 5).
Mae'r modiwl hwn wedi'i ffurfweddu i ryngwyneb 4-wifren, lled 24-did. Os dewisir yr opsiwn Modiwl SPI Generate 3-Wire, caiff modiwl ychwanegol ei roi ar unwaith i drosi allbwn 4-wifren y meistr SPI i 3-wifren.

IOPLL
Mae'r IOPLL yn cynhyrchu'r cloc sydd ei angen i gynhyrchu frame_clk a link_clk. Mae modd ffurfweddu'r cloc cyfeirio i'r PLL ond mae'n gyfyngedig i gyfradd/ffactor data 33.

Ar gyfer dylunio exampLe sy'n cefnogi cyfradd data o 24.33024 Gbps, y gyfradd cloc ar gyfer frame_clk a link_clk yw 368.64 MHz.
Ar gyfer dylunio exampLe sy'n cefnogi cyfradd data o 32 Gbps, y gyfradd cloc ar gyfer frame_clk a link_clk yw 484.848 MHz.

Generadur SYSREF
Mae SYSREF yn signal amseru hanfodol ar gyfer trawsnewidwyr data gyda rhyngwyneb F-Tile JESD204C.

Mae'r generadur SYSREF yn y dyluniad cynampdefnyddir le ar gyfer pwrpas arddangosiad cychwyn cyswllt IP deublyg JESD204C yn unig. Yn y cymhwysiad lefel system is-ddosbarth 204 JESD1C, rhaid i chi gynhyrchu SYSREF o'r un ffynhonnell â chloc y ddyfais.

Ar gyfer yr IP Tile F JESD204C, mae lluosydd SYSREF (SYSREF_MULP) o gofrestr reoli SYSREF yn diffinio'r cyfnod SYSREF, sef lluosrif n-cyfanrif y paramedr E.

Rhaid i chi sicrhau E*SYSREF_MULP ≤16. Am gynample, os yw E=1, rhaid i'r gosodiad cyfreithiol ar gyfer SYSREF_MULP fod o fewn 1–16, ac os yw E=3, rhaid i'r gosodiad cyfreithiol ar gyfer SYSREF_MULP fod o fewn 1–5.

Nodyn: Os ydych chi'n gosod SYSREF_MULP y tu allan i'r ystod, bydd generadur SYSREF yn trwsio'r gosodiad i SYSREF_MULP=1.
Gallwch ddewis a ydych am i'r math SYSREF fod yn guriad un ergyd, cyfnodolyn, neu gyfnodolyn bylchog drwy'r Example Dylunio tab yn y golygydd paramedr IP F-Tile JESD204C Intel FPGA IP.

Tabl 9 . Examples o Gyfrifydd SYSREF Cyfnodol a Bylchog

E	SYSREF_MULP	CYFNOD SYSREF (ESYSREF_MULP 32)	Cylch Dyletswydd	Disgrifiad
1	1	32	1..31 (Rhaglenadwy)	Cyfnodol Gapped
1	1	32	16 (Sefydlog)	Cyfnodol
1	2	64	1..63 (Rhaglenadwy)	Cyfnodol Gapped
1	2	64	32 (Sefydlog)	Cyfnodol
1	16	512	1..511 (Rhaglenadwy)	Cyfnodol Gapped
1	16	512	256 (Sefydlog)	Cyfnodol
2	3	19	1..191 (Rhaglenadwy)	Cyfnodol Gapped
2	3	192	96 (Sefydlog)	Cyfnodol
2	8	512	1..511 (Rhaglenadwy)	Cyfnodol Gapped
2	8	512	256 (Sefydlog)	Cyfnodol
2	9 (Anghyfreithlon)	64	32 (Sefydlog)	Cyfnodol Gapped
2	9 (Anghyfreithlon)	64	32 (Sefydlog)	Cyfnodol

Tabl 10. Cofrestrau Rheoli SYSREF
Gallwch ad-drefnu cofrestrau rheoli SYSREF yn ddeinamig os yw gosodiad y gofrestr yn wahanol i'r gosodiad a nodwyd gennych pan gynhyrchoch y dyluniad cynample. Ffurfweddwch y cofrestrau SYSREF cyn i'r F-Tile JESD204C Intel FPGA IP fod allan o ailosod. Os dewiswch y generadur SYSREF allanol drwy'r
sysref_ctrl[7] did cofrestr, gallwch anwybyddu'r gosodiadau ar gyfer math SYSREF, lluosydd, cylch dyletswydd a chyfnod.

Darnau	Gwerth Diofyn	Disgrifiad
sysref_ctrl[1:0]	2'b00: Un ergyd 2'b01: Cyfnodol 2'b10: Cyfnodol bwlch	Math SYSREF. Mae'r gwerth rhagosodedig yn dibynnu ar y gosodiad modd SYSREF yn y Example Dylunio tab yn y golygydd paramedr IP F-Tile JESD204C Intel FPGA.
sysref_ctrl[6:2]	5'b00001	lluosydd SYSREF. Mae'r maes SYSREF_MULP hwn yn berthnasol i fath SYSREF cyfnodol a chyfnodol â bylchau. Rhaid i chi ffurfweddu'r gwerth lluosydd i sicrhau bod y gwerth ESYSREF_MULP rhwng 1 ac 16 cyn bod yr IP Teil-F JESD204C allan o ailosod. Os yw'r gwerth ESYSREF_MULP allan o'r ystod hon, mae'r gwerth lluosydd yn rhagosod i 5'b00001.
sysref_ctrl[7]	Llwybr data deublyg: 1'b1 Llwybr data Simplex TX neu RX: 1'b0	SYSREF dewis. Mae'r gwerth diofyn yn dibynnu ar y gosodiad llwybr data yn yr Example Dylunio tab yn y golygydd paramedr IP F-Tile JESD204C Intel FPGA IP. 0: Simplex TX neu RX (SYSREF Allanol) 1: Deublyg (SYSREF Mewnol)
sysref_ctrl[16:8]	9'h0	Cylch dyletswydd SYSREF pan fo math SYSREF yn gyfnodol neu'n gyfnodol â bylchau. Rhaid i chi ffurfweddu'r cylch dyletswydd cyn i'r IP Tile F JESD204C fod allan o ailosod. Gwerth uchaf = (ESYSREF_MULP32)-1 Ar gyfer example: Cylchred dyletswydd 50% = (ESYSREF_MULP32)/2 Mae'r cylch dyletswydd yn rhagosod i 50% os nad ydych chi'n ffurfweddu'r maes cofrestr hwn, neu os ydych chi'n ffurfweddu maes y gofrestr i 0 neu fwy na'r uchafswm gwerth a ganiateir.
sysref_ctrl[17]	1'b0	Rheolaeth â llaw pan fydd math SYSREF yn un ergyd. Ysgrifennwch 1 i osod y signal SYSREF yn uchel. Ysgrifennwch 0 i osod y signal SYSREF yn isel. Mae angen i chi ysgrifennu 1 yna 0 i greu pwls SYSREF yn y modd un ergyd.
sysref_ctrl[31:18]	22'h0	Wedi'i gadw.

Ailosod Dilyniannau
Mae'r dyluniad hwn yn gynampMae le yn cynnwys dau ddilyniant ailosod:

Ailosod Dilyniant 0 - Yn trin yr ailosodiad i barth ffrydio TX / RX Avalon, parth mapio cof Avalon, PLL craidd, TX PHY, craidd TX, a generadur SYSREF.
Ailosod Dilyniant 1 - Yn trin yr ailosodiad i RX PHY a RX Core.

SPI 3-Wire
Mae'r modiwl hwn yn ddewisol i drosi rhyngwyneb SPI i 3-wifren.

System PLL
Mae gan F-tile dri system PLL ar y bwrdd. Y PLLs system hyn yw'r brif ffynhonnell cloc ar gyfer croesi IP caled (MAC, PCS, a FEC) a EMIB. Mae hyn yn golygu, pan fyddwch chi'n defnyddio modd clocio PLL y system, nad yw'r blociau'n cael eu clocio gan y cloc PMA ac nid ydynt yn dibynnu ar gloc sy'n dod o graidd FPGA. Mae pob system PLL yn cynhyrchu'r cloc sy'n gysylltiedig ag un rhyngwyneb amledd yn unig. Am gynample, mae angen dau PLL system arnoch i redeg un rhyngwyneb ar 1 GHz ac un rhyngwyneb ar 500 MHz. Mae defnyddio system PLL yn caniatáu ichi ddefnyddio pob lôn yn annibynnol heb i newid cloc lôn effeithio ar lôn gyfagos.
Gall pob system PLL ddefnyddio unrhyw un o wyth cloc cyfeirio FGT. Gall system PLLs rannu cloc cyfeirio neu gael clociau cyfeirio gwahanol. Gall pob rhyngwyneb ddewis pa system PLL y mae'n ei defnyddio, ond, ar ôl ei dewis, mae'n sefydlog, nid oes modd ei hailgyflunio gan ddefnyddio ad-drefnu deinamig.

Gwybodaeth Gysylltiedig
Pensaernïaeth teils-F a Chanllaw Defnyddwyr IP PMA a FEC Direct PHY

Mwy o wybodaeth am y modd clocio system PLL mewn dyfeisiau teils-F Intel Agilex.

Generadur Patrymau a Gwiriwr
Mae'r generadur patrwm a'r gwiriwr yn ddefnyddiol ar gyfer creu data samples a monitro at ddibenion profi.
Tabl 11. Generadur Patrwm â Chymorth

Generadur Patrwm	Disgrifiad
Generadur patrwm PRBS	Mae'r cynllun F-Tile JESD204C cynample Mae generadur patrwm PRBS yn cefnogi'r radd ganlynol o polynomialau: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp generadur patrwm	Yr ramp cynyddiadau gwerth patrwm o 1 am bob s dilynolample gyda lled y generadur o N, ac yn rholio drosodd i 0 pan fydd pob did yn yr sampMae 1. Galluogi y ramp generadur patrwm trwy ysgrifennu 1 i did 2 o gofrestr tst_ctl y bloc rheoli ED.
sianel gorchymyn ramp generadur patrwm	Mae'r cynllun F-Tile JESD204C cynample yn cefnogi sianel orchymyn ramp generadur patrwm fesul lôn. Yr ramp cynyddiadau gwerth patrwm o 1 fesul 6 did o eiriau gorchymyn. Mae'r hedyn cychwynnol yn batrwm cynyddran ar draws pob lôn.

Tabl 12. Gwiriwr Patrymau â Chymorth

Gwiriwr Patrymau	Disgrifiad
Gwiriwr patrwm PRBS	Mae'r hedyn sgramblo yn y gwiriwr patrwm yn hunan-gydamserol pan fydd y Teil-F JESD204C IP yn cyflawni aliniad desg. Mae angen 8 octet ar y gwiriwr patrwm er mwyn i'r hedyn sgramblo allu hunan-gydamseru.
Ramp gwiriwr patrwm	Y data dilys cyntaf sample ar gyfer pob trawsnewidydd (M) yn cael ei lwytho fel gwerth cychwynnol yr ramp patrwm. Data dilynol samprhaid i werthoedd les gynyddu 1 ym mhob cylchred cloc hyd at yr uchafswm ac yna rholio drosodd i 0.

Gwiriwr Patrymau	Disgrifiad
	Am gynample, pan S=1, N=16 a WIDTH_MULP = 2, lled y data fesul trawsnewidydd yw S * WIDTH_MULP * N = 32. Uchafswm y data sampgwerth le yw 0xFFFF. Yr ramp gwiriwr patrwm yn gwirio bod patrymau unfath yn cael eu derbyn ar draws pob trawsnewidydd.
sianel gorchymyn ramp gwiriwr patrwm	Mae'r cynllun F-Tile JESD204C cynample yn cefnogi sianel orchymyn ramp gwiriwr patrwm. Mae'r gair gorchymyn cyntaf (6 did) a dderbynnir yn cael ei lwytho fel y gwerth cychwynnol. Rhaid i eiriau gorchymyn dilynol yn yr un lôn gynyddu hyd at 0x3F a rholio drosodd i 0x00. Mae'r sianel gorchymyn ramp gwiriwr patrwm ar gyfer ramp patrymau ar draws pob lôn.

Teils F JESD204C TX a RX IP
Mae'r dyluniad hwn yn gynampMae le yn eich galluogi i ffurfweddu pob TX/RX yn y modd simplex neu'r modd deublyg.
Mae ffurfweddiadau deublyg yn caniatáu arddangosiad ymarferoldeb IP gan ddefnyddio dolen cyfresol fewnol neu allanol. Nid yw CSRs o fewn yr IP yn cael eu hoptimeiddio i ffwrdd i ganiatáu ar gyfer rheoli IP ac arsylwi statws.

Dyluniad Teil-F JESD204C Example Cloc ac Ailosod

Mae'r cynllun F-Tile JESD204C cynampMae gan le set o signalau cloc ac ailosod.

Tabl 13 .Dylunio Cynample Clociau

Arwydd Cloc	Cyfeiriad	Disgrifiad
mgmt_clk	Mewnbwn	Cloc gwahaniaethol LVDS gydag amlder o 100 MHz.
refclk_xcvr	Mewnbwn	Cloc cyfeirnod trosglwyddydd gydag amlder cyfradd/ffactor data o 33.
refclk_craidd	Mewnbwn	Cloc cyfeirio craidd gyda'r un amledd â refclk_xcvr.
yn_sysref	Mewnbwn	signal SYSREF. Uchafswm amledd SYSREF yw cyfradd data/(66x32xE).
sysref_allan	Allbwn
txlink_clk rxlink_clk	Mewnol	Cloc cyswllt TX a RX gydag amlder cyfradd data/66.
txframe_clk rxframe_clk	Mewnol	Cloc ffrâm TX a RX gydag amlder cyfradd data/33 (FCLK_MULP=2) Cloc ffrâm TX a RX gydag amlder cyfradd data/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Mewnol	Cloc cyfnod TX a RX gydag amlder cyfradd data/66 (FCLK_MULP=2) Mae cloc cyfnod TX a RX bob amser yn uchel (1'b1) pan FCLK_MULP=1
spi_SCLK	Allbwn	Cloc cyfradd baud SPI gydag amledd o 20 MHz.

Pan fyddwch chi'n llwytho'r dyluniad exampi mewn i ddyfais FPGA, mae digwyddiad ninit_done mewnol yn sicrhau bod y JTAG i Avalon Master pont yn cael ei ailosod yn ogystal â'r holl flociau eraill.

Mae gan y generadur SYSREF ei ailosodiad annibynnol i chwistrellu perthynas asyncronaidd bwriadol ar gyfer y clociau txlink_clk a rxlink_clk. Mae'r dull hwn yn fwy cynhwysfawr wrth efelychu signal SYSREF o sglodyn cloc allanol.

Tabl 14 . Dylunio Cynample Ailosod

Ailosod Signal	Cyfeiriad	Disgrifiad
byd-eang_rst_n	Mewnbwn	botwm gwthio ailosod byd-eang ar gyfer pob bloc, ac eithrio'r JTAG i bont Avalon Master.
ninit_done	Mewnol	Allbwn o Ailosod Rhyddhau IP ar gyfer y JTAG i bont Avalon Master.
edctl_rst_n	Mewnol	Mae'r bloc Rheoli ED yn cael ei ailosod gan JTAG i bont Avalon Master. Nid yw'r porthladdoedd hw_rst a global_rst_n yn ailosod y bloc Rheoli ED.
hw_rst	Mewnol	Mynnwch a deassert hw_rst trwy ysgrifennu at gofrestr rst_ctl bloc Rheoli ED. mae mgmt_rst_in_n yn honni pryd mae hw_rst yn cael ei haeru.
mgmt_rst_in_n	Mewnol	Ailosod ar gyfer rhyngwynebau Avalon wedi'u mapio gan gof o wahanol IPs a mewnbynnau dilynwyr ailosod: j20c_reconfig_reset ar gyfer Teil-F JESD204C IP dwplecs Brodorol PHY spi_rst_n ar gyfer meistr SPI pio_rst_n ar gyfer statws a rheolaeth PIO reset_in0 porthladd ailosod dilyniannwr 0 ac 1 Mae'r porthladd global_rst_n, hw_rst, neu edctl_rst_n yn honni ailosod ar mgmt_rst_in_n.
sysref_rst_n	Mewnol	Ailosod ar gyfer bloc generadur SYSREF yn y bloc Rheoli ED gan ddefnyddio'r dilyniannwr ailosod 0 reset_out2 porthladd. Mae'r dilyniannwr ailosod 0 reset_out2 port deassert yr ailosodiad os yw'r PLL craidd wedi'i gloi.
craidd_pll_rst	Mewnol	Yn ailosod y PLL craidd trwy'r dilyniannwr ailosod 0 reset_out0 porthladd. Mae'r PLL craidd yn ailosod pan fydd ailosodiad mgmt_rst_in_n yn cael ei honni.
j204c_tx_avs_rst_n	Mewnol	Yn ailosod y rhyngwyneb mapio cof TX Avalon F-Tile JESD204C TX trwy ddilyniannwr ailosod 0. Mae rhyngwyneb map cof TX Avalon yn honni pan fydd mgmt_rst_in_n yn cael ei haeru.
j204c_rx_avs_rst_n	Mewnol	Yn ailosod y rhyngwyneb mapio cof F-Tile JESD204C TX Avalon trwy ddilyniannwr ailosod 1. Mae rhyngwyneb mapio cof RX Avalon yn honni pan fydd mgmt_rst_in_n yn cael ei haeru.
j204c_tx_rst_n	Mewnol	Yn ailosod y cyswllt F-Tile JESD204C TX a haenau trafnidiaeth mewn txlink_clk, a txframe_clk, parthau. Mae'r dilyniannwr ailosod 0 reset_out5 porthladd ailosod j204c_tx_rst_n. Mae'r ailosodiad hwn yn nodi a yw'r PLL craidd wedi'i gloi, a bod y signalau tx_pma_ready a tx_ready yn cael eu haeru.
j204c_rx_rst_n	Mewnol	Yn ailosod y cyswllt F-Tile JESD204C RX a haenau trafnidiaeth mewn parthau, rxlink_clk, a rxframe_clk.

Ailosod Signal	Cyfeiriad	Disgrifiad
		Mae'r dilyniannwr ailosod 1 porthladd reset_out4 yn ailosod j204c_rx_rst_n. Mae'r ailosodiad hwn yn nodi a yw'r PLL craidd wedi'i gloi, a bod y signalau rx_pma_ready a rx_ready yn cael eu haeru.
j204c_tx_rst_ack_n	Mewnol	Ailosod signal ysgwyd llaw gyda j204c_tx_rst_n.
j204c_rx_rst_ack_n	Mewnol	Ailosod signal ysgwyd llaw gyda j204c_rx_rst_n.

Ffigur 8. Diagram Amseru ar gyfer y Dyluniad Example Ailosod

Dyluniad Teil-F JESD204C Example Signals

Tabl 15. Arwyddion Rhyngwyneb System

Arwydd	Cyfeiriad	Disgrifiad
Clociau ac Ailosod
mgmt_clk	Mewnbwn	Cloc 100 MHz ar gyfer rheoli system.
refclk_xcvr	Mewnbwn	Cloc cyfeirio ar gyfer teils F-UX QUAD a System PLL. Cyfwerth â chyfradd/ffactor data o 33.
refclk_craidd	Mewnbwn	Cloc cyfeirio PLL craidd. Yn cymhwyso'r un amledd cloc â refclk_xcvr.
yn_sysref	Mewnbwn	Signal SYSREF o gynhyrchydd SYSREF allanol ar gyfer gweithredu Is-ddosbarth 204 JESD1C.
sysref_allan	Allbwn	Signal SYSREF ar gyfer gweithredu Is-ddosbarth 204 JESD1C a gynhyrchir gan y ddyfais FPGA ar gyfer dylunio examppwrpas cychwyniad cyswllt yn unig.

Arwydd	Cyfeiriad	Disgrifiad
SPI
spi_SS_n[2:0]	Allbwn	Actif isel, SPI caethweision dewis signal.
spi_SCLK	Allbwn	Cloc cyfresol SPI.
spi_sdio	Mewnbwn/Allbwn	Data allbwn o'r meistr i gaethwas allanol. Mewnbynnu data o gaethwas allanol i feistr.

Arwydd	Cyfeiriad	Disgrifiad
Nodyn:Pan fydd opsiwn Modiwl SPI Generate 3-Wire wedi'i alluogi.
spi_MISO Nodyn: Pan nad yw opsiwn Modiwl SPI Generate 3-Wire wedi'i alluogi.	Mewnbwn	Mewnbynnu data o gaethweision allanol i'r meistr SPI.
spi_MOSI Nodyn: Pan nad yw opsiwn Modiwl SPI Generate 3-Wire wedi'i alluogi.	Allbwn	Data allbwn o feistr SPI i'r caethwas allanol.

Arwydd	Cyfeiriad	Disgrifiad
ADC / DAC
tx_serial_data[LINK*L-1:0]	Allbwn	Data allbwn cyfresol cyflymder uchel gwahaniaethol i DAC. Mae'r cloc wedi'i fewnosod yn y llif data cyfresol.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Mewnbwn	Data mewnbwn cyfresol cyflymder uchel gwahaniaethol o ADC. Mae'r cloc yn cael ei adennill o'r llif data cyfresol.
rx_serial_data_n[LINK*L-1:0]

Arwydd	Cyfeiriad	Disgrifiad
Pwrpas Cyffredinol I/O
defnyddiwr_arwain[3:0]	Allbwn	Mae'n nodi'r statws ar gyfer yr amodau canlynol: [0]: Rhaglennu SPI wedi'i wneud [1]: Gwall cyswllt TX [2]: Gwall cyswllt RX [3]: Gwall gwiriwr patrwm ar gyfer data ffrydio Avalon
defnyddiwr_dip[3:0]	Mewnbwn	Mewnbwn switsh modd defnyddiwr DIP: [0]: Galluogi loopback cyfresol mewnol [1]: galluogi SYSREF a gynhyrchir gan FPGA [3:2]: Wedi'i gadw

Arwydd	Cyfeiriad	Disgrifiad
Allan o'r band (OOB) a Statws
rx_patchk_data_error[LINK-1:0]	Allbwn	Pan fydd y signal hwn yn cael ei honni, mae'n dangos bod y gwiriwr patrwm wedi canfod gwall.
rx_link_error[LINK-1:0]	Allbwn	Pan honnir y signal hwn, mae'n nodi bod JESD204C RX IP wedi honni bod ymyrraeth.
tx_link_error[LINK-1:0]	Allbwn	Pan fydd y signal hwn yn cael ei haeru, mae'n dangos bod JESD204C TX IP wedi honni bod ymyrraeth.
emb_cloi_allan	Allbwn	Pan honnir y signal hwn, mae'n nodi bod JESD204C RX IP wedi cyflawni clo EMB.
sh_lock_out	Allbwn	Pan honnir y signal hwn, mae'n nodi bod pennawd cydamseru JESD204C RX IP wedi'i gloi.

Arwydd	Cyfeiriad	Disgrifiad
Ffrydio Avalon
rx_avst_valid[LINK-1:0]	Mewnbwn	Yn dangos a yw'r trawsnewidydd sample data i'r haen cais yn ddilys neu'n annilys. 0: Data yn annilys 1: Data yn ddilys
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Mewnbwn	Trawsnewidydd sample data i'r haen cais.

Dyluniad Teil-F JESD204C Example Cofrestrau Rheoli

Mae'r cynllun F-Tile JESD204C cynampMae cofrestrau yn y bloc Rheoli ED yn defnyddio cyfeiriad beit (32 did).

Tabl 16 . Dylunio Cynample Map Cyfeiriad
Mae'r cofrestrau bloc Rheoli ED 32-did hyn yn y parth mgmt_clk.

Cydran	Cyfeiriad
F-Teilsen JESD204C TX IP	0x000C_0000 – 0x000C_03FF
Teil-F JESD204C RX IP	0x000D_0000 – 0x000D_03FF
Rheoli SPI	0x0102_0000 – 0x0102_001F
Rheoli PIO	0x0102_0020 – 0x0102_002F
Statws PIO	0x0102_0040 – 0x0102_004F
Ailosod Dilyniant 0	0x0102_0100 – 0x0102_01FF
Ailosod Dilyniant 1	0x0102_0200 – 0x0102_02FF
Rheolaeth ED	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP transceiver PHY Reconfig	0x0200_0000 – 0x023F_FFFF

Tabl 17. Math o Fynediad i'r Gofrestr a Diffiniad
Mae'r tabl hwn yn disgrifio'r math o fynediad i'r gofrestr ar gyfer IPs Intel FPGA.

Math o Fynediad	Diffiniad
RO/V	Meddalwedd darllen yn unig (dim effaith ar ysgrifennu). Gall y gwerth amrywio.
RW	Mae meddalwedd yn darllen ac yn dychwelyd y gwerth didau cyfredol. Mae meddalwedd yn ysgrifennu ac yn gosod y darn i'r gwerth dymunol.
RW1C	Mae meddalwedd yn darllen ac yn dychwelyd y gwerth didau cyfredol. Meddalwedd yn ysgrifennu 0 ac yn cael unrhyw effaith. Mae meddalwedd yn ysgrifennu 1 ac yn clirio'r did i 0 os yw'r did wedi'i osod i 1 gan galedwedd. Mae caledwedd yn gosod y darn i 1. Mae gan Software Clear flaenoriaeth uwch na set caledwedd.

Tabl 18. Map Cyfeiriad Rheoli ED

Gwrthbwyso	Enw'r Gofrestr
0x00	rst_ctl
0x04	rst_sts0
*parhad…*

Gwrthbwyso	Enw'r Gofrestr
0x10	rst_sts_canfod0
0x40	sysref_ctl
0x44	sysref_sts
0x80	tst_ctl
0x8c	tst_err0

Tabl 19. Cofrestrau Rheoli Bloc Rheoli a Statws Adran Achosion Brys

Beit Gwrthbwyso	Cofrestrwch	Enw	Mynediad	Ailosod	Disgrifiad
0x00	rst_ctl	rst_assert	RW	0x0	Ailosod rheolaeth. [0]: Ysgrifennwch 1 i fynnu ailosod. (hw_rst) Ysgrifennwch 0 eto i ailosod deassert. [31:1]: Wedi'i gadw.
0x04	rst_sts0	statws_rst_	RO/V	0x0	Ailosod statws. [0]: Statws cloi craidd PLL. [31:1]: Wedi'i gadw.
0x10	rst_sts_canfod cted0	rst_sts_set	RW1C	0x0	Statws canfod ymyl SYSREF ar gyfer generadur SYSREF mewnol neu allanol. [0]: Gwerth 1 Yn dangos bod ymyl codi SYSREF wedi'i ganfod ar gyfer gweithrediad is-ddosbarth 1. Gall meddalwedd ysgrifennu 1 i glirio'r darn hwn i alluogi canfod ymyl SYSREF newydd. [31:1]: Wedi'i gadw.
0x40	sysref_ctl	sysref_contr ol	RW	Llwybr data deublyg Un ergyd: 0x00080	rheolaeth SYSREF. Cyfeiriwch at Tabl 10 ar dudalen 17 am ragor o wybodaeth am y defnydd o'r gofrestr hon.
				Cyfnodol:	Nodyn: Mae'r gwerth ailosod yn dibynnu ar
				0x00081	y math SYSREF a F-Tile
				Gapped- cyfnodol:	Gosodiadau paramedr llwybr data IP JESD204C.
				0x00082
				Data TX neu RX
				llwybr
				Un-ergyd:
				0x00000
				Cyfnodol:
				0x00001
				Gapped -
				cyfnodol:
				0x00002
0x44	sysref_sts	sysref_statu s	RO/V	0x0	Statws SYSREF. Mae'r gofrestr hon yn cynnwys y cyfnod SYSREF diweddaraf a gosodiadau cylch dyletswydd y generadur SYSREF mewnol. Cyfeiriwch at Tabl 9 ar dudalen 16 am werth cyfreithiol cyfnod a chylch dyletswydd SYSREF.
*parhad…*

Beit Gwrthbwyso	Cofrestrwch	Enw	Mynediad	Ailosod	Disgrifiad
					[8:0]: Cyfnod SYSREF. Pan fydd y gwerth yn 0xFF, bydd y Cyfnod SYSREF = 255 Pan fydd y gwerth os 0x00, y cyfnod SYSREF = 256. [17:9]: cylch dyletswydd SYSREF. [31:18]: Wedi’i gadw.
0x80	tst_ctl	tst_rheolaeth	RW	0x0	Prawf rheolaeth. Defnyddiwch y gofrestr hon i alluogi patrymau prawf gwahanol ar gyfer y generadur patrwm a'r gwiriwr. [1:0] = Maes wedi'i gadw [2] = ramp_prawf_ctl 1'b0 = Galluogi generadur patrwm a gwiriwr PRBS 1'b1 = Galluogi ramp generadur patrwm a gwiriwr [31:3]: Wedi'i gadw.
0x8c	tst_err0	tst_gwall	RW1C	0x0	Baner gwall ar gyfer Cyswllt 0. Pan fydd y bit yn 1'b1, mae'n dangos bod gwall wedi digwydd. Dylech ddatrys y gwall cyn ysgrifennu 1'b1 i'r bit perthnasol i glirio'r faner gwall. [0] = Gwall gwirio patrwm [1] = tx_link_error [2] = rx_link_error [3] = Gwall gwirio patrwm gorchymyn [31:4]: Wedi'i gadw.

Hanes Adolygu Dogfennau ar gyfer y Teil-F JESD204C Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2021.10.11	21.3	1.0.0	Rhyddhad cychwynnol.

Dogfennau / Adnoddau

Intel F-Tile JESD204C Intel FPGA IP Design Example [pdfCanllaw Defnyddiwr
Tile F JESD204C Intel FPGA IP Design Example, F-Tile JESD204C, Intel FPGA IP Design Example, Dylunio IP Example, Dyluniad Example

Cyfeiriadau

Llawlyfr Defnyddiwr

Tile F JESD204C Intel FPGA IP Design Example

Ynglŷn â'r F-Tile JESD204C Intel® FPGA IP Design Exampgyda Canllaw Defnyddiwr