Intel Chip ID FPGA IP Cores

Mae gan bob Intel® FPGA a gefnogir ID sglodion 64-bit unigryw. ID Sglodion Mae creiddiau IP Intel FPGA yn caniatáu ichi ddarllen yr ID sglodion hwn ar gyfer adnabod dyfeisiau.

Gwybodaeth Gysylltiedig

• Cyflwyniad i Intel FPGA IP Cores
  • Yn darparu gwybodaeth gyffredinol am holl greiddiau IP Intel FPGA, gan gynnwys paramedroli, cynhyrchu, uwchraddio ac efelychu creiddiau IP.
• Cynhyrchu Sgript Gosod Efelychydd Cyfunol
  • Creu sgriptiau efelychu nad oes angen diweddariadau llaw arnynt ar gyfer uwchraddio meddalwedd neu fersiwn IP.

Cymorth Dyfais

creiddiau IP	Dyfeisiau â Chymorth
Sglodion ID Intel Stratix® 10 FPGA IP craidd	Intel Stratix 10
ID Sglodion Unigryw Intel Arria® 10 FPGA IP craidd	Intel Arria 10
ID Sglodion Unigryw Intel Cyclone® 10 GX FPGA IP craidd	Intel Cyclone 10 GX
ID Sglodion Unigryw Intel MAX® 10 FPGA IP	Intel MAX 10
ID Sglodion Unigryw Intel FPGA IP craidd	Stratix V Arria V Seiclon V

Gwybodaeth Gysylltiedig

• ID Sglodion Unigryw Intel MAX 10 FPGA IP Craidd

Sglodion ID Intel Stratix 10 FPGA IP Craidd

• Mae'r adran hon yn disgrifio craidd IP Chip ID Intel Stratix 10 FPGA.

Disgrifiad Swyddogaethol

Mae'r signal data_valid yn cychwyn yn isel yn y cyflwr cychwynnol lle nad oes data'n cael ei ddarllen o'r ddyfais. Ar ôl bwydo pwls uchel-i-isel i'r porthladd mewnbwn readid, mae'r ID Chip Intel Stratix 10 FPGA IP yn darllen yr ID sglodion unigryw. Ar ôl darllen, mae'r craidd IP yn haeru'r signal data_valid i nodi bod y gwerth ID sglodion unigryw yn y porthladd allbwn yn barod i'w adfer. Mae'r llawdriniaeth yn ailadrodd dim ond pan fyddwch chi'n ailosod y craidd IP. Mae'r porthladd allbwn chip_id[63:0] yn dal gwerth yr ID sglodyn unigryw nes i chi ad-drefnu'r ddyfais neu ailosod y craidd IP.

Nodyn: Ni allwch efelychu craidd IP Chip ID oherwydd bod y craidd IP yn derbyn yr ymateb ar ddata ID sglodion o SDM. I ddilysu'r craidd IP hwn, mae Intel yn argymell eich bod yn perfformio gwerthusiad caledwedd.

Porthladdoedd

Ffigur 1: ID sglodion Intel Stratix 10 Porthladdoedd Craidd IP FPGA

Tabl 2: Sglodion ID Intel Stratix 10 FPGA IP Craidd Porthladdoedd Disgrifiad

Porthladd	I/O	Maint (Did)	Disgrifiad
clkin	Mewnbwn	1	Yn bwydo signal cloc i'r bloc adnabod sglodion. Mae'r amledd uchaf a gefnogir yn cyfateb i'ch cloc system.
ailosod	Mewnbwn	1	Ailosod cydamserol sy'n ailosod y craidd IP. I ailosod y craidd IP, haerwch y signal ailosod yn uchel am o leiaf 10 cylch clkin.
data_ddilys	Allbwn	1	Yn dangos bod yr ID sglodion unigryw yn barod i'w adfer. Os yw'r signal yn isel, mae'r craidd IP mewn cyflwr cychwynnol neu ar y gweill i lwytho data o ID ffiws. Ar ôl i'r craidd IP gadarnhau'r signal, mae'r data yn barod i'w adfer yn y porthladd allbwn chip_id [63..0].
sglodion_id	Allbwn	64	Yn nodi'r ID sglodion unigryw yn ôl ei leoliad ID ffiws priodol. Dim ond ar ôl i'r craidd IP fynnu'r signal data_valid y mae'r data yn ddilys. Mae'r gwerth wrth bweru yn ailosod i 0. Mae'r porth allbwn chip_id [63:0] yn dal gwerth yr ID sglodion unigryw nes i chi ad-drefnu'r ddyfais neu ailosod y craidd IP.
darllenwyd	Mewnbwn	1	Defnyddir y signal readid i ddarllen y gwerth ID o'r ddyfais. Bob tro mae gwerth newid y signal o 1 i 0, mae'r craidd IP yn sbarduno'r gweithrediad ID darllen. Rhaid i chi yrru'r signal i 0 pan nad yw'n cael ei ddefnyddio. I gychwyn y gweithrediad ID darllen, gyrrwch y signal yn uchel am o leiaf 3 chylch cloc, yna tynnwch ef yn isel. Mae'r craidd IP yn dechrau darllen gwerth yr ID sglodion.

Cyrchu Chip ID Intel Stratix 10 FPGA IP trwy Signal Tap

Pan fyddwch chi'n toglo'r signal parod, mae craidd IP Chip ID Intel Stratix 10 FPGA yn dechrau darllen yr ID sglodion o ddyfais Intel Stratix 10. Pan fydd yr ID sglodion yn barod, mae craidd IP Chip ID Intel Stratix 10 FPGA yn datgan y signal data_valid ac yn gorffen y JTAG mynediad.

Nodyn: Caniatewch oedi sy'n cyfateb i tCD2UM ar ôl ffurfweddiad sglodyn llawn cyn ceisio darllen yr ID sglodion unigryw. Cyfeiriwch y daflen ddata dyfais berthnasol ar gyfer gwerth tCD2UM.

Ailosod y Chip ID Intel Stratix 10 FPGA IP Core

I ailosod y craidd IP, rhaid i chi haeru'r signal ailosod am o leiaf ddeg cylch cloc.

Nodyn

1. Ar gyfer dyfeisiau Intel Stratix 10, peidiwch ag ailosod y craidd IP tan o leiaf tCD2UM ar ôl cychwyn sglodion llawn. Cyfeiriwch y daflen ddata dyfais berthnasol ar gyfer gwerth tCD2UM.
2. Ar gyfer canllawiau cychwyniad craidd IP, rhaid i chi gyfeirio at adran Ailosod Rhyddhau IP Intel Stratix 10 yn y Canllaw Defnyddiwr Ffurfweddu Intel Stratix 10.

Gwybodaeth Gysylltiedig

Canllaw Defnyddiwr Ffurfweddu Intel Stratix 10

• Yn darparu mwy o wybodaeth am Intel Stratix 10 Reset Release IP.

ID sglodion Intel FPGA IP Cores

Mae'r adran hon yn disgrifio'r creiddiau IP canlynol

• ID Sglodion Unigryw Intel Arria 10 FPGA IP craidd
• ID Sglodion Unigryw Intel Cyclone 10 GX FPGA IP craidd
• ID Sglodion Unigryw Intel FPGA IP craidd

Disgrifiad Swyddogaethol

Mae'r signal data_valid yn cychwyn yn isel yn y cyflwr cychwynnol lle nad oes data'n cael ei ddarllen o'r ddyfais. Ar ôl bwydo signal cloc i'r porthladd mewnbwn clkin, mae craidd IP Chip ID Intel FPGA yn darllen yr ID sglodion unigryw. Ar ôl darllen, mae'r craidd IP yn haeru'r signal data_valid i nodi bod y gwerth ID sglodion unigryw yn y porthladd allbwn yn barod i'w adfer. Mae'r llawdriniaeth yn ailadrodd dim ond pan fyddwch chi'n ailosod y craidd IP. Mae'r porthladd allbwn chip_id[63:0] yn dal gwerth yr ID sglodyn unigryw nes i chi ad-drefnu'r ddyfais neu ailosod y craidd IP.

Nodyn: Nid oes gan graidd IP Intel Chip ID fodel efelychu files. I ddilysu'r craidd IP hwn, mae Intel yn argymell eich bod yn perfformio gwerthusiad caledwedd.

Ffigur 2: ID sglodion Intel FPGA IP Craidd Porthladdoedd

Tabl 3: Sglodion ID Intel FPGA IP Craidd Porthladdoedd Disgrifiad

Porthladd	I/O	Maint (Did)	Disgrifiad
clkin	Mewnbwn	1	Yn bwydo signal cloc i'r bloc adnabod sglodion. Mae'r amlderau uchaf a gefnogir fel a ganlyn: • Ar gyfer Intel Arria 10 ac Intel Cyclone 10 GX: 30 MHz. • Ar gyfer Intel MAX 10, Stratix V, Arria V a Seiclon V: 100 MHz.
ailosod	Mewnbwn	1	Ailosod cydamserol sy'n ailosod y craidd IP. I ailosod y craidd IP, dywedwch fod y signal ailosod yn uchel am o leiaf 10 cylchred clkin (1). Mae'r porth allbwn chip_id [63:0] yn dal gwerth yr ID sglodion unigryw nes i chi ad-drefnu'r ddyfais neu ailosod y craidd IP.
data_ddilys	Allbwn	1	Yn dangos bod yr ID sglodion unigryw yn barod i'w adfer. Os yw'r signal yn isel, mae'r craidd IP mewn cyflwr cychwynnol neu ar y gweill i lwytho data o ID ffiws. Ar ôl i'r craidd IP gadarnhau'r signal, mae'r data yn barod i'w adfer yn y porthladd allbwn chip_id [63..0].
sglodion_id	Allbwn	64	Yn nodi'r ID sglodion unigryw yn ôl ei leoliad ID ffiws priodol. Dim ond ar ôl i'r craidd IP fynnu'r signal data_valid y mae'r data yn ddilys. Mae'r gwerth wrth bweru yn ailosod i 0.

Cyrchu ID Sglodion Unigryw Intel Arria 10 FPGA IP ac ID Sglodion Unigryw Intel Seiclon 10 GX FPGA IP trwy Signal Tap

Nodyn: Mae ID sglodion Intel Arria 10 ac Intel Cyclone 10 GX yn anhygyrch os oes gennych systemau neu greiddiau IP eraill yn cyrchu'r JTAG yr un pryd. Am gynample, y Dadansoddwr Logic Signal Tap II, Pecyn Cymorth Transceiver, signalau neu stilwyr yn y system, a chraidd IP SmartVID Controller.

Pan fyddwch chi'n toglo'r signal ailosod, mae'r ID Sglodion Unigryw Intel Arria 10 FPGA IP ac ID Sglodion Unigryw Intel Cyclone 10 GX FPGA IP creiddiau yn dechrau darllen yr ID sglodion o ddyfais Intel Arria 10 neu Intel Cyclone 10 GX. Pan fydd yr ID sglodion yn barod, mae'r ID Sglodion Unigryw Intel Arria 10 FPGA IP a Chreiddiau ID Sglodion Unigryw Intel Cyclone 10 GX FPGA IP yn haeru'r signal data_valid ac yn gorffen y JTAG mynediad.

Nodyn: Caniatewch oedi sy'n cyfateb i tCD2UM ar ôl ffurfweddiad sglodyn llawn cyn ceisio darllen yr ID sglodion unigryw. Cyfeiriwch y daflen ddata dyfais berthnasol ar gyfer gwerth tCD2UM.

Ailosod y Chip ID Intel FPGA IP Core

I ailosod y craidd IP, rhaid i chi haeru'r signal ailosod am o leiaf ddeg cylch cloc. Ar ôl i chi osod y signal ailosod, mae'r craidd IP yn ailddarllen yr ID sglodion unigryw o'r bloc ID ffiws. Mae'r craidd IP yn datgan y signal data_valid ar ôl cwblhau'r llawdriniaeth.

Nodyn: Ar gyfer dyfeisiau Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, a Seiclon V, peidiwch ag ailosod y craidd IP tan o leiaf tCD2UM ar ôl cychwyn sglodion llawn. Cyfeiriwch y daflen ddata dyfais berthnasol ar gyfer gwerth tCD2UM.

Sglodion ID Intel FPGA IP Cores Archifau Canllaw Defnyddwyr

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

Fersiwn Craidd IP	Canllaw Defnyddiwr
18.1	Sglodion ID Canllaw Defnyddiwr Intel FPGA IP Cores
18.0	Sglodion ID Canllaw Defnyddiwr Intel FPGA IP Cores

Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddiwr Chip ID Intel FPGA IP Cores

Fersiwn y Ddogfen	Intel Quartus® Fersiwn Prime	Newidiadau
2022.09.26	20.3	Wedi'i ddileu Arferion Gorau Rheoli Prosiect cyswllt. Wedi'i ddiweddaru Disgrifiad Swyddogaethol yn Chip ID Intel Stratix 10 FPGA IP Core. Wedi'i ddiweddaru Disgrifiad Swyddogaethol yn Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Wedi diweddaru'r disgrifiad o'r clkin a'r ailosodiadau yn Nhabl: Sglodion ID Intel FPGA IP Craidd Porthladdoedd Disgrifiad i gynnwys manylion Intel MAX 10. Diweddarwyd y Ailosod y Chip ID Intel FPGA IP Core adran i gynnwys cefnogaeth ar gyfer dyfais Intel MAX 10.
2019.05.17	19.1	Diweddarwyd y Ailosod y Chip ID Intel Stratix 10 FPGA IP Core pwnc i ychwanegu ail nodyn ynghylch canllawiau cychwyniad craidd IP.
2019.02.19	18.1	Cefnogaeth ychwanegol ar gyfer dyfeisiau Intel MAX 10 yn y IP Cores a'r Dyfeisiau â Chymorth bwrdd.
2018.12.24	18.1	Ychwanegodd y Sglodion ID Intel FPGA IP Cores Archifau Canllaw Defnyddwyr adran.  Ailstrwythurwyd y ddogfen i ddarparu mwy o fanylion am y dyfeisiau a gefnogir priodol.
2018.06.08	18.0	Wedi diweddaru'r disgrifiad porthladd parod. Wedi diweddaru'r disgrifiad porthladd ailosod.
2018.05.07	18.0	Ychwanegwyd porthladd readid ar gyfer Sglodion ID Intel Stratix 10 FPGA IP craidd IP.

 

Dyddiad	Fersiwn	Newidiadau
Rhagfyr 2017	2017.12.11	Teitl dogfen wedi'i diweddaru o Canllaw Defnyddiwr Craidd IP Sglodion Unigryw Altera. Ychwanegwyd Cymorth Dyfais adran.  Gwybodaeth gyfunol ac ychwanegol gan Altera Arria 10 Canllaw Defnyddiwr Craidd IP Sglodion Unigryw a Stratix 10 Canllaw Defnyddiwr Craidd IP Sglodion Unigryw. Wedi'i ailfrandio i Intel. Wedi'i ddiweddaru Disgrifiad Swyddogaethol. Ychwanegwyd cefnogaeth dyfais Intel Cyclone 10 GX.
Mai 2016	2016.05.02	Wedi dileu gwybodaeth graidd IP safonol ac ychwanegu dolen i Quartus Prime Handbook. Nodyn wedi'i ddiweddaru am gefnogaeth dyfais Arria 10.
Medi, 2014	2014.09.02	• Teitl y ddogfen wedi'i diweddaru i adlewyrchu enw newydd craidd IP “Altera Unique Chip ID”.

Dyddiad	Fersiwn	Newidiadau
Awst, 2014	2014.08.18	Camau paramedroli wedi'u diweddaru ar gyfer golygydd paramedr etifeddiaeth. Nodyn ychwanegol nad yw'r craidd IP hwn yn cefnogi dyluniadau Arria 10.
Mehefin, 2014	2014.06.30	Wedi disodli gwybodaeth MegaWizard Plug-In Manager gyda Catalog IP. Ychwanegwyd gwybodaeth safonol am uwchraddio creiddiau IP. Ychwanegwyd gwybodaeth gosod a thrwyddedu safonol. Wedi dileu gwybodaeth lefel cymorth dyfais sydd wedi dyddio. Mae cefnogaeth dyfais graidd IP bellach ar gael yn y Catalog IP a'r golygydd paramedr.
Medi, 2013	2013.09.20	Wedi'i ddiweddaru i aralleirio “Caffael ID sglodion dyfais FPGA” i “Caffael ID sglodion unigryw dyfais FPGA”
Mai, 2013	1.0	Rhyddhad cychwynnol.

Anfon Adborth

Dogfennau / Adnoddau

Intel Chip ID FPGA IP Cores [pdfCanllaw Defnyddiwr ID Sglodion FPGA IP Cores, ID Sglodion, FPGA IP Cores, IP Cores

Cyfeiriadau

• Llawlyfr Defnyddiwr