intel 4G Turbo-V FPGA IP
Ynglŷn â'r 4G Turbo-V Intel® FPGA IP
Mae codau sianel cywiro gwallau ymlaen (FEC) yn aml yn gwella effeithlonrwydd ynni systemau cyfathrebu diwifr. Mae codau turbo yn addas ar gyfer cyfathrebiadau symudol 3G a 4G (ee, yn UMTS ac LTE) a chyfathrebu lloeren. Gallwch ddefnyddio codau Turbo mewn cymwysiadau eraill sy'n gofyn am drosglwyddo gwybodaeth ddibynadwy dros gysylltiadau cyfathrebu â chyfyngiadau lled band neu hwyrni ym mhresenoldeb sŵn sy'n llygru data. Mae IP 4G Turbo-V Intel® FPGA yn cynnwys cyflymydd downlink a uplink ar gyfer vRAN ac mae'n cynnwys IP Turbo Intel FPGA. Mae'r cyflymydd downlink yn ychwanegu diswyddiad i'r data ar ffurf gwybodaeth cydraddoldeb. Mae'r cyflymydd uplink yn manteisio ar ddiswyddiad i gywiro nifer rhesymol o wallau sianel.
Gwybodaeth Gysylltiedig
- Canllaw Defnyddiwr IP Turbo Intel FPGA
- 3GPP TS 36.212 fersiwn 15.2.1 Datganiad 15
4G Turbo-V Intel FPGA Nodweddion IP
Mae'r cyflymydd downlink yn cynnwys:
- Atodiad bloc cod dileu swydd cylchol (CRC).
- Amgodiwr turbo
- Cyfradd turbo cyfatebol gyda:
- Interlear subblock
- Casglwr didau
- Dewisydd didau
- Bit pruner
Mae'r cyflymydd uplink yn cynnwys:
- Deinterlear subblock
- Datgodiwr turbo gyda gwiriad CRC
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
4G Turbo-V Dyfais IP Intel FPGA Cefnogi Teulu
Mae Intel yn cynnig y lefelau cymorth dyfais canlynol ar gyfer Intel FPGA IP:
- Cefnogaeth ymlaen llaw - mae'r IP ar gael i'w efelychu a'i lunio ar gyfer y teulu dyfais hwn. rhaglennu FPGA file (.pof) nid yw cefnogaeth ar gael ar gyfer meddalwedd Quartus Prime Pro Stratix 10 Edition Beta ac fel y cyfryw ni ellir gwarantu cau amseriad IP. Mae modelau amseru yn cynnwys amcangyfrifon peirianyddol cychwynnol o oedi yn seiliedig ar wybodaeth gynnar ar ôl y cynllun. Gall y modelau amseru newid wrth i brofion silicon wella'r gydberthynas rhwng y modelau silicon gwirioneddol a'r amseru. Gallwch ddefnyddio'r craidd IP hwn ar gyfer pensaernïaeth system ac astudiaethau defnyddio adnoddau, efelychu, pinio allan, asesiadau hwyrni system, asesiadau amseru sylfaenol (cyllidebu piblinellau), a strategaeth trosglwyddo I/O (lled llwybr data, dyfnder byrstio, cyfaddawdau safonau I/O ).
- Cefnogaeth ragarweiniol - mae Intel yn gwirio'r craidd IP gyda modelau amseru rhagarweiniol ar gyfer y teulu dyfais hwn. Mae'r craidd IP yn bodloni'r holl ofynion swyddogaethol, ond efallai ei fod yn dal i gael ei ddadansoddi amseru ar gyfer teulu'r ddyfais. Gallwch ei ddefnyddio mewn dyluniadau cynhyrchu yn ofalus.
- Cefnogaeth derfynol - mae Intel yn gwirio'r IP gyda modelau amseru terfynol ar gyfer y teulu dyfais hwn. Mae'r IP yn bodloni'r holl ofynion swyddogaethol ac amseru ar gyfer teulu'r ddyfais. Gallwch ei ddefnyddio mewn dyluniadau cynhyrchu.
4G Dyfais IP Turbo-V Cymorth i Deuluoedd
| Teulu Dyfais | Cefnogaeth |
| Intel Agilex™ | Ymlaen llaw |
| Intel Arria® 10 | Terfynol |
| Intel Stratix® 10 | Ymlaen llaw |
| Teuluoedd dyfeisiau eraill | Dim cefnogaeth |
Rhyddhau Gwybodaeth ar gyfer y 4G Turbo-V Intel FPGA IP
Mae fersiynau IP Intel FPGA yn cyd-fynd â fersiynau meddalwedd Intel Quartus® Prime Design Suite tan v19.1. Gan ddechrau yn fersiwn meddalwedd Intel Quartus Prime Design Suite 19.2, mae gan Intel FPGA IP gynllun fersiwn newydd. Gall rhif fersiwn Intel FPGA IP (XYZ) newid gyda phob fersiwn meddalwedd Intel Quartus Prime. Newid yn:
- Mae X yn dynodi adolygiad mawr o'r IP. Os ydych chi'n diweddaru meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
- Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
- Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.
Gwybodaeth Rhyddhau IP 4G Turbo-V
| Eitem | Disgrifiad |
| Fersiwn | 1.0.0 |
| Dyddiad Rhyddhau | Ebrill 2020 |
4G Perfformiad Turbo-V a Defnyddio Adnoddau
Cynhyrchodd Intel y defnydd o adnoddau a pherfformiad trwy lunio'r dyluniadau gyda meddalwedd Intel Quartus Prime v19.1. Defnyddiwch y canlyniadau bras hyn dim ond ar gyfer amcangyfrif cynnar o adnoddau FPGA (ee modiwlau rhesymeg addasol (ALMs)) sydd eu hangen ar brosiect. Yr amlder targed yw 300 MHz.
Defnydd Adnoddau Cyflymydd Downlink a'r Amlder Uchaf ar gyfer Dyfeisiau Intel Arria 10
| Modiwl | fMAX (MHz) | ALMs | ALUTs | Cofrestri | Cof (Darnau) | Blociau RAM (M20K) | Blociau DSP |
| Cyflymydd Downlink | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| atodiad CRC | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Amgodiwr turbo | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Cyfradd cyfatebol | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Interlear subblock | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Casglwr didau | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Dewisydd did a thocio | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Defnyddio Adnoddau Cyflymydd Uplink a'r Amlder Uchaf ar gyfer Dyfeisiau Intel Arria 10
| Modiwl | fMAX (MHz) | ALMs | Cofrestri | Cof (Darnau) | Blociau RAM (M20K) | Blociau DSP |
| Cyflymydd Uplink | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Deinterlear subblock | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| datgodiwr turbo | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Dylunio gyda'r 4G Turbo-V Intel FPGA IP
Strwythur Cyfeiriadur IP 4G Turbo-V
Rhaid i chi osod yr IP â llaw o'r gosodwr IP.
Strwythur Cyfeiriadur Gosod
Cynhyrchu IP Turbo-V 4G
Gallwch greu dolen i lawr neu gyflymydd uplink. Ar gyfer y cyflymydd uplink, disodli dl ag ul yn y cyfeiriadur neu file enwau.
- Agorwch feddalwedd Intel Quartus Prime Pro.
- Dewiswch File ➤ Dewin Prosiect Newydd.
- Cliciwch Nesaf.
- Rhowch enw'r Prosiect dl_fec_wrapper_top a rhowch leoliad y prosiect.
- Dewiswch ddyfais Arria 10.
- Cliciwch Gorffen.
- Agorwch y dl_fec_wrapper_top.qpf file ar gael yn y cyfeiriadur prosiect Mae dewin y prosiect yn ymddangos.
- Ar y tab Dylunydd Llwyfan:
- Creu'r dl_fec_wrapper_top.ip file defnyddio caledwedd tcl file.
- Cliciwch Cynhyrchu HDL i gynhyrchu'r dyluniad files.
- Ar y tab Cynhyrchu, cliciwch Generate Test system mainc.
- Cliciwch Ychwanegu Pawb i ychwanegu'r synthesis files i'r prosiect. Mae'r files yn src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Gosod dl_fec_wrapper_top.v file fel endid lefel uchaf.
- Cliciwch ar Start Compilation i lunio'r prosiect hwn.
Efelychu IP Turbo-V 4G
Mae'r dasg hon ar gyfer efelychu cyflymydd downlink. I efelychu cyflymydd uplink rhowch ul yn lle dl ym mhob cyfeiriadur neu file enw.
- Agorwch yr efelychydd ModelSim 10.6d FPGA Edition.
- Newidiwch y cyfeiriadur i src\ip\dl_fec_wrapper_top_tb\dl_fec_wrapper_top_tb\sim\mentor
- Newidiwch y QUARTUS_INSTALL_DIR i'ch cyfeiriadur Intel Quartus Prime yn y msim_setup.tcl file, sydd yn y cyfeiriadur \sim\mentor
- Rhowch y gorchymyn gwneud gorchymyn load_sim.tcl yn y ffenestr trawsgrifio. Mae'r gorchymyn hwn yn cynhyrchu'r llyfrgell files ac yn llunio ac yn efelychu'r ffynhonnell files yn y msim_setup.tcl file. Mae'r fectorau prawf i mewn filename_update.sv yn y cyfeiriadur \sim.
Mae'r filediweddariad enw File Strwythur
- Fector prawf cyfatebol files mewn sim\mentor\test_vectors
- Mae Log.txt yn cynnwys canlyniad pob pecyn prawf.
- Ar gyfer y cyflymydd downlink, encoder_pass_fileMae .txt yn cynnwys adroddiad pasio pob mynegai o becynnau prawf ac amgodiwr_fileMae _error.txt yn cynnwys adroddiad methu pob mynegai o becynnau prawf.
- Ar gyfer y cyflymydd uplink, Error_fileMae .txt yn cynnwys adroddiad methu pob mynegai o becynnau prawf.
4G Turbo-V Intel FPGA IP Disgrifiad Swyddogaethol
Mae IP FPGA Intel 4G Turbo-V yn cynnwys cyflymydd downlink a chyflymydd uplink.
- Pensaernïaeth Turbo-V 4G ar dudalen 9
- Arwyddion a Rhyngwynebau Turbo-V 4G ar dudalen 11
- Diagramau Amseru Turbo-V 4G ar dudalen 15
- Hwyr a Thrwybwn Turbo-V 4G ar dudalen 18
Pensaernïaeth Turbo-V 4G
Mae IP FPGA Intel 4G Turbo-V yn cynnwys cyflymydd downlink a chyflymydd uplink.
Cyflymydd Downlink 4G
Mae cyflymydd downlink 4G Turbo yn cynnwys bloc atodiad CRC bloc cod ac amgodiwr Turbo (Intel Turbo FPGA IP) a chyfatebwr cyfradd. Mae'r data mewnbwn yn 8-did o led ac mae'r data allbwn yn 24-did o led. Mae'r cyfatebydd cyfradd yn cynnwys tri rhyng-lear is-bloc, dewisydd didau, a chasglwr didau.
Mae'r cyflymydd downlink 4G yn gweithredu atodiad CRC bloc cod gydag algorithm cyfrifiant CRC cyfochrog 8-did. Mae'r mewnbwn i'r bloc atodiad CRC yn 8-did o led. Yn y modd arferol, nifer y mewnbynnau i'r bloc CRC yw k-24, lle k yw maint y bloc yn seiliedig ar y mynegai maint. Mae'r dilyniant CRC ychwanegol o 24 did wedi'i atodi i'r bloc cod data sy'n dod i mewn yn y bloc atodiad CRC ac yna'n trosglwyddo i'r amgodiwr Turbo. Yn y modd osgoi CRC, mae nifer y mewnbynnau yn faint k o 8-did o led wedi'i drosglwyddo i'r bloc amgodiwr Turbo.
Mae'r amgodiwr Turbo yn defnyddio cod concatenated cyfochrog. Mae amgodiwr convolutional yn amgodio dilyniant gwybodaeth ac mae amgodiwr trosiannol arall yn amgodio fersiwn rhyngddalennog o'r dilyniant gwybodaeth. Mae gan yr amgodiwr Turbo ddau amgodiwr troellog cyfansoddol 8-wladwriaeth ac un rhyngdaliwr mewnol cod Turbo. Am ragor o wybodaeth am yr amgodiwr Turbo, cyfeiriwch at Ganllaw Defnyddiwr Craidd Turbo IP. Mae'r cyfatebydd cyfradd yn cyfateb nifer y darnau yn y bloc trafnidiaeth â nifer y darnau y mae'r IP yn eu trosglwyddo yn y dyraniad hwnnw. Mae mewnbwn ac allbwn y cyfatebol cyfradd yn 24 did. Mae'r IP yn diffinio'r gyfradd gyfatebol ar gyfer sianeli trafnidiaeth cod Turbo ar gyfer pob bloc cod. Mae'r cyfatebydd cyfradd yn cynnwys: rhyng-dddaliwr is-floc, casglwr didau a dewisydd didau. Mae'r cyflymydd downlink yn gosod yr is-floc rhyngddalennog ar gyfer pob ffrwd allbwn o godio Turbo. Mae'r ffrydiau'n cynnwys ffrwd didau neges, ffrwd didau cydraddoldeb 1af ac 2il ffrwd didau cydraddoldeb. Mae mewnbwn ac allbwn yr is-floc rhyngddalennog yn 24 did o led. Mae'r casglwr didau yn cyfuno'r ffrydiau sy'n dod o'r rhyngddaliwr is-bloc. Mae'r bloc hwn yn cynnwys byfferau sy'n storio:
- Negeseuon a llenwad sy'n galluogi darnau o'r is-floc yn rhyngddalennog.
- Roedd darnau cydraddoldeb rhyngddalennog yr is-floc a'u darnau llenwi priodol.
Casglwr Did
Cyflymydd Uplink Sianel 4G
Mae'r cyflymydd uplink 4G Turbo yn cynnwys deinterleaver subblock a datgodiwr turbo (Intel Turbo FPGA IP).
Mae'r deinterleaver yn cynnwys tri bloc lle mae'r ddau floc cyntaf yn gymesur a'r trydydd bloc yn wahanol.
Cêl y signal parod yw 0.
Deinterleaaver
Os ydych chi'n troi'r modd osgoi ymlaen ar gyfer yr is-rwystro, mae'r IP yn darllen y data wrth iddo ysgrifennu'r data yn y blociau cof yn y lleoliadau olynol. Mae'r IP yn darllen y data pan fydd yn ysgrifennu'r data heb unrhyw ryngwyneb. Nifer y data mewnbwn i'r deinterleaver subblock yw K_π yn y modd osgoi a hyd y data allbwn yw maint k (k yw maint y bloc cod yn seiliedig ar y gwerth cb_size_index). Mae hwyrni data allbwn yr is-rwystro yn dibynnu ar faint y bloc mewnbwn K_π. Mae'r IP yn darllen y data dim ond ar ôl i chi ysgrifennu'r bloc cod K_π maint y data mewnbwn. Felly mae hwyrni'r allbwn hefyd yn cynnwys yr amser ysgrifennu. Y cuddni yn nata allbwn rhyngddaliwr yr is-floc yw K_π+17. Mae'r datgodiwr Turbo yn cyfrifo'r dilyniant trawsyrru mwyaf tebygol, yn seiliedig ar yr samples ei fod yn ei dderbyn. Am esboniad manwl, cyfeiriwch at Ganllaw Defnyddiwr IP Turbo Core. Mae dadgodio codau cywiro gwallau yn gymhariaeth o'r tebygolrwydd ar gyfer gwahanol godau convolutional. Mae'r datgodiwr Turbo yn cynnwys dau ddatgodiwr meddal-mewn-allan sengl (SISO), sy'n gweithio'n ailadroddol. Mae allbwn y cyntaf (datgodiwr uchaf) yn bwydo i mewn i'r ail i ffurfio iteriad datgodio Turbo. Mae rhyngddaliwr a deinterlear yn blocio data ail-archebu yn y broses hon.
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr Craidd IP Turbo
Arwyddion a Rhyngwynebau Turbo-V 4G
Cyflymydd Downlink
Arwyddion Cyflymydd Downlink
| Enw Arwydd | Cyfeiriad | Lled Did | Disgrifiad |
| clk | Mewnbwn | 1 | Mewnbwn cloc 300 MHz. Mae holl signalau rhyngwyneb IP Turbo-V yn gyson â'r cloc hwn. |
| ailosod_n | Mewnbwn | 1 | Yn ailosod rhesymeg fewnol IP cyfan. |
| sinc_valid | Mewnbwn | 1 | Wedi'i haeru pan fo data yn sink_data yn ddilys. Pan nad yw sink_valid wedi'i honni, mae'r IP yn atal prosesu nes bod sink_valid wedi'i ailddatgan. |
| data_sinc | Mewnbwn | 8 | Yn nodweddiadol yn cario'r rhan fwyaf o'r wybodaeth sy'n cael ei throsglwyddo. |
| sinc_sop | Mewnbwn | 1 | Yn dynodi dechrau pecyn sy'n dod i mewn |
| suddo_eop | Mewnbwn | 1 | Yn dynodi diwedd pecyn sy'n dod i mewn |
| suddo_barod | Allbwn | 1 | Yn nodi pryd y gall yr IP dderbyn data |
| Sink_error | Mewnbwn | 2 | Mwgwd dau-did i nodi gwallau sy'n effeithio ar y data a drosglwyddwyd yn y cylch presennol. |
| Crc_alluogi | Mewnbwn | 1 | Yn galluogi'r bloc CRC |
| Mynegai_size_cb | Mewnbwn | 8 | Maint bloc cod mewnbwn K |
| sink_rm_out_size | Mewnbwn | 20 | Cyfradd maint bloc allbwn cyfatebolydd, sy'n cyfateb i E. |
| sink_code_blociau | Mewnbwn | 15 | Maint byffer meddal ar gyfer bloc cod cyfredol Ncb |
| suddo_rv_idx | Mewnbwn | 2 | Mynegai fersiwn diswyddo (0,1,2 neu 3) |
| sink_rm_bypass | Mewnbwn | 1 | Yn galluogi modd osgoi yn y cyfatebol cyfradd |
| sink_filler_bits | Mewnbwn | 6 | Nifer y darnau llenwi y mae'r IP yn eu mewnosod yn y trosglwyddydd pan fydd yr IP yn cyflawni segmentiad bloc cod. |
| ffynhonnell_ddilys | Allbwn | 1 | Wedi'i haeru gan yr IP pan fo data dilys i'w allbynnu. |
| parhad… | |||
| Enw Arwydd | Cyfeiriad | Lled Did | Disgrifiad |
| ffynhonnell_data | Allbwn | 24 | Yn cario'r rhan fwyaf o'r wybodaeth a drosglwyddwyd. Mae'r wybodaeth hon ar gael lle mae'n ddilys. |
| ffynhonnell_sop | Allbwn | 1 | Yn dynodi dechrau pecyn. |
| ffynhonnell_eop | Allbwn | 1 | Yn dynodi diwedd pecyn. |
| ffynhonnell_barod | Mewnbwn | 1 | Mae derbyniad data yn ddilys lle mae'r signal parod yn cael ei haeru. |
| ffynhonnell_gwall | Allbwn | 2 | Arwydd gwall wedi'i ledaenu o Turbo Encoder yn nodi troseddau protocol Avalon-ST ar ochr y ffynhonnell
• 00: Dim gwall • 01: Dechrau'r pecyn ar goll • 10: Diwedd y pecyn ar goll • 11: Diwedd pecyn annisgwyl Gellir nodi mathau eraill o wallau fel 11 hefyd. |
| Ffynhonnell_blk_maint | Allbwn | 13 | Maint bloc cod allbwn K |
Rhyngwynebau Cyflymydd Uplink
Signalau Cyflymydd Uplink
| Arwydd | Cyfeiriad | Lled Did | Disgrifiad |
| clk | Mewnbwn | 1 | Mewnbwn cloc 300 MHz. Mae holl signalau rhyngwyneb IP Turbo-V yn gyson â'r cloc hwn. |
| ailosod_n | Mewnbwn | 1 | Ailosod y signal cloc mewnbwn |
| sinc_valid | Mewnbwn | 1 | Mewnbwn ffrydio Avalon yn ddilys |
| data_sinc | Mewnbwn | 24 | Data mewnbwn ffrydio Avalon |
| sinc_sop | Mewnbwn | 1 | Mewnbwn ffrydio Avalon dechrau'r pecyn |
| suddo_eop | Mewnbwn | 1 | Mewnbwn ffrydio Avalon diwedd pecyn |
| parhad… | |||
| Arwydd | Cyfeiriad | Lled Did | Disgrifiad |
| suddo_barod | Mewnbwn | 1 | Mewnbwn ffrydio Avalon yn barod |
| conf_valid | Mewnbwn | 1 | Cwndid cyfluniad mewnbwn yn ddilys |
| cb_size_mynegai | Mewnbwn | 8 | Mynegai iteriad maint bloc |
| max_iteradiad | Mewnbwn | 5 | iteriad uchaf |
| rm_ffordd osgoi | Mewnbwn | 1 | Yn galluogi modd osgoi |
| sel_CRC24A | Mewnbwn | 1 | Yn nodi'r math o CRC sydd ei angen arnoch ar gyfer y bloc data cyfredol:
• 0: CRC24A • 1: CRC24B |
| conf_barod | Mewnbwn | 1 | Cwndid cyfluniad mewnbwn yn barod |
| ffynhonnell_ddilys | Allbwn | 1 | Allbwn ffrydio Avalon yn ddilys |
| ffynhonnell_data | Allbwn | 16 | Data allbwn ffrydio Avalon |
| ffynhonnell_sop | Allbwn | 1 | Dechrau'r pecyn allbwn ffrydio Avalon |
| ffynhonnell_eop | Allbwn | 1 | Diwedd pecyn allbwn ffrydio Avalon |
| ffynhonnell_gwall | Allbwn | 2 | Arwydd gwall yn nodi troseddau protocol ffrydio Avalon ar ochr y ffynhonnell:
• 00: Dim gwall • 01: Dechrau'r pecyn ar goll • 10: Diwedd y pecyn ar goll • 11: Diwedd pecyn annisgwyl Gellir nodi mathau eraill o wallau fel 11 hefyd. |
| ffynhonnell_barod | Allbwn | 1 | Allbwn ffrydio Avalon yn barod |
| CRC_type | Allbwn | 1 | Yn dangos y math o CRC a ddefnyddiwyd ar gyfer y bloc data cyfredol:
• 0: CRC24A • 1: CRC24B |
| ffynhonnell_blk_maint | Allbwn | 13 | Yn pennu maint y bloc sy'n mynd allan |
| CRC_pas | Allbwn | 1 | Yn nodi a oedd CRC yn llwyddiannus:
• 0 : Methu • 1 : pasio |
| ffynhonnell_iter | Allbwn | 5 | Yn dangos nifer yr hanner iteriadau ac ar ôl hynny mae'r datgodiwr Turbo yn stopio prosesu'r bloc data cyfredol. |
Rhyngwynebau Ffrydio Avalon yn DSP Intel FPGA IP
Mae rhyngwynebau ffrydio Avalon yn diffinio protocol safonol, hyblyg a modiwlaidd ar gyfer trosglwyddo data o ryngwyneb ffynhonnell i ryngwyneb sinc. Sinc ffrydio Avalon yw'r rhyngwyneb mewnbwn ac mae'r rhyngwyneb allbwn yn ffynhonnell ffrydio Avalon. Mae rhyngwyneb ffrydio Avalon yn cefnogi trosglwyddiadau pecynnau gyda phecynnau wedi'u rhyngddalennau ar draws sawl sianel. Gall signalau rhyngwyneb ffrydio Avalon ddisgrifio rhyngwynebau ffrydio traddodiadol sy'n cefnogi un ffrwd o ddata heb wybodaeth am sianeli neu ffiniau pecynnau. Mae rhyngwynebau o'r fath fel arfer yn cynnwys data, signalau parod a dilys. Gall rhyngwynebau ffrydio Avalon hefyd gefnogi protocolau mwy cymhleth ar gyfer trosglwyddiadau byrstio a phecynnau gyda phecynnau rhyngddalennog ar draws sianeli lluosog. Mae rhyngwyneb ffrydio Avalon yn ei hanfod yn cydamseru dyluniadau aml-sianel, sy'n eich galluogi i gyflawni gweithrediadau effeithlon, amlblecsu amser heb orfod gweithredu rhesymeg reoli gymhleth. Mae rhyngwynebau ffrydio Avalon yn cefnogi backpressure, sef mecanwaith rheoli llif lle gall sinc arwyddo i ffynhonnell i roi'r gorau i anfon data. Mae'r sinc fel arfer yn defnyddio backpressure i atal llif data pan fydd ei glustogau FIFO yn llawn neu pan fydd tagfeydd ar ei allbwn.
Gwybodaeth Gysylltiedig
Manylebau Rhyngwyneb Avalon
Diagramau Amseru Turbo-V 4G
Diagram Amseru ar gyfer Ysgrifennu Rhesymeg gyda Codeblock 40
Yr IP:
- Yn gosod null 20 did yng ngholofn 0 i 19 ac yn ysgrifennu'r didau data o golofn 20.
- Yn ysgrifennu pob un o'r 44 did i'r cof mewn 6 chylch cloc.
- Yn ysgrifennu didau terfynu delltwaith i golofn 28 i 31.
- Cynyddiadau ysgrifennu cyfeiriad ar gyfer pob rhes.
- Yn cynhyrchu signal galluogi ysgrifennu ar gyfer 8 RAM unigol ar y tro.
Nid yw'r IP yn ysgrifennu darnau llenwi i RAM. Yn lle hynny, mae'r IP yn gadael deiliad y lle ar gyfer darnau hidlo yn yr RAM ac yn mewnosod y darnau NULL yn yr allbwn yn ystod y broses ddarllen. Mae'r ysgrifen gyntaf yn dechrau o golofn 20.
Diagram Amseru ar gyfer Read Logic gyda Codeblock 40
Ar gyfer pob darlleniad, fe welwch 8 did mewn un gylchred cloc ond dim ond dau did sy'n ddilys. Mae'r IP yn ysgrifennu'r ddau ran hyn i'r gofrestr shifft. Pan fydd yr IP yn ffurfio 8 did mae'n eu hanfon i'r rhyngwyneb allbwn.
Diagram Amseru ar gyfer Ysgrifennu Rhesymeg gyda Codeblock 6144
Daw'r didau llenwi o golofn 0 i 27 ac mae'r didau data o golofn 28. Yr IP:
- Yn ysgrifennu pob un o'r 6,148 did i'r cof mewn 769 chylch cloc.
- Yn ysgrifennu didau terfynu delltwaith i golofn 28 i 31.
- Cynyddiadau ysgrifennu cyfeiriad ar gyfer pob rhes.
- Yn cynhyrchu signal galluogi ysgrifennu a gynhyrchir ar gyfer 8 RAM unigol ar y tro.
Nid yw'r IP yn ysgrifennu darnau llenwi i RAM. Yn lle hynny mae'r IP yn gadael deiliad y lle ar gyfer darnau hidlo drosodd yn yr RAM ac yn mewnosod y darnau NULL i'r allbwn yn ystod y broses ddarllen. Mae'r ysgrifen gyntaf yn dechrau o golofn 28.
Diagram Amseru ar gyfer Read Logic gyda Codeblock 6144
Ar yr ochr ddarllen, mae pob darlleniad yn rhoi 8 did. Wrth ddarllen y rhes 193, darllenodd yr IP 8 did, ond dim ond un did sy'n ddilys. Mae'r IP yn ffurfio wyth did gyda chofrestrau shifft ac yn eu hanfon allan trwy ddarllen o'r golofn nesaf.
Diagram Amseru Mewnbwn
Diagram Amseru Allbwn
4G Turbo-V Latency a Trwygyrch
Mae'r hwyrni yn cael ei fesur rhwng mewnbwn pecyn cyntaf SOP i allbwn pecyn cyntaf SOP. Mae'r amser prosesu yn cael ei fesur rhwng mewnbwn pecyn cyntaf SOP i allbwn pecyn olaf EOP.
Cyflymydd Downlink
Y trwybwn yw'r gyfradd y gall yr IP bwmpio'r mewnbwn i'r cyflymydd downlink gan ei fod yn barod.
Dawn Cyflymydd Downlink, Amser Prosesu, a Trwybwn
Gyda maint K uchaf o 6,144 ac E maint o 11,522. Amser prosesu wedi'i fesur ar gyfer 13 bloc cod. Cyflymder y cloc yw 300 MHz.
| K | E | Cudd | Amser prosesu | Mewnbwn Trwybwn | ||
| (cylchoedd) | (ni) | (cylchoedd) | (ni) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Cyfrifiad Amser Cudd a Phrosesu
- Mae'r ffigur yn dangos y weithdrefn ar gyfer cyfrifo hwyrni, amser prosesu, a thrwybwn.
K Maint yn erbyn Cudd
K Maint yn erbyn Cudd
- k=40 i 1408
Uplink Cyflymydd Cudd ac Amser Prosesu
- Gyda rhif iteriad uchaf = 6. Cyflymder cloc yw 300 MHz.
K E Cudd Amser prosesu (cylchoedd) (ni) (cylchoedd) (ni) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Uplink Cyflymydd Cudd ac Amser Prosesu
- Gyda rhif iteriad uchaf = 8
| K | E | Cudd | Amser prosesu | ||
| (cylchoedd) | (ni) | (cylchoedd) | (ni) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| parhad… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K Maint yn erbyn Cudd
- Ar gyfer max_iter=6
Ffigur 19. K Maint yn erbyn Amser Prosesu
- Ar gyfer max_iter=6
K Maint yn erbyn Cudd
- Ar gyfer max_iter=8
K Maint yn erbyn Amser Prosesu
- Ar gyfer max_iter=8
Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddiwr IP 4G Turbo-V Intel FPGA
| Dyddiad | Fersiwn IP | Fersiwn Meddalwedd Intel Quartus Prime | Newidiadau |
| 2020.11.18 | 1.0.0 | 20.1 | Tabl wedi'i dynnu i mewn 4G Perfformiad Turbo-V a Defnyddio Adnoddau |
| 2020.06.02 | 1.0.0 | 20.1 | Rhyddhad cychwynnol. |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Dogfennau / Adnoddau
 |
intel 4G Turbo-V FPGA IP [pdfCanllaw Defnyddiwr IP 4G Turbo-V FPGA, 4G Turbo-V, FPGA IP |
