Derbynnydd HDMI Rhyngwyneb Amlgyfrwng Diffiniad Uchel MICROCHIP PolarFire FPGA
Cyflwyniad (Gofyn Cwestiwn)
Mae derbynnydd Rhyngwyneb Amlgyfrwng Diffiniad Uchel (HDMI) IP Microchip yn cefnogi derbyn data fideo a data pecyn sain a ddisgrifir yn y fanyleb safonol HDMI. Mae HDMI RX IP wedi'i gynllunio'n benodol ar gyfer dyfeisiau FPGA PolarFire® a System ar Sglodion (SoC) PolarFire sy'n cefnogi HDMI 2.0 ar gyfer datrysiadau hyd at 1920 × 1080 ar 60 Hz mewn modd un picsel a hyd at 3840 × 2160 ar 60 Hz mewn modd pedwar picsel. Mae RX IP yn cefnogi Canfod Plygio Poeth (HPD) ar gyfer monitro pŵer ymlaen neu i ffwrdd a digwyddiadau datgysylltu neu blygio i nodi cyfathrebu rhwng ffynhonnell HDMI a sinc HDMI.
Mae'r ffynhonnell HDMI yn defnyddio'r sianel Data Arddangos (DDC) i ddarllen Data Adnabod Arddangos Estynedig (EDID) y sinc i ddarganfod ffurfweddiad a/neu alluoedd y sinc. Mae gan yr HDMI RX IP EDID wedi'i raglennu ymlaen llaw, y gall ffynhonnell HDMI ei ddarllen trwy sianel I2C safonol. Defnyddir trawsderbynyddion dyfais PolarFire FPGA a PolarFire SoC FPGA ynghyd ag RX IP i ddad-gyfresoli data cyfresol yn ddata 10-bit. Caniateir i'r sianeli data yn HDMI gael gogwydd sylweddol rhyngddynt. Mae'r HDMI RX IP yn dileu'r gogwydd ymhlith y sianeli data gan ddefnyddio Cyntaf-Mewn Cyntaf-Allan (FIFOs). Mae'r IP hwn yn trosi'r data Signalau Gwahaniaethol Lleihawyd Pontio (TMDS) a dderbynnir o'r ffynhonnell HDMI trwy'r trawsderbynydd yn ddata picsel RGB 24-bit, data sain 24-bit a signalau rheoli. Defnyddir y pedwar tocyn rheoli safonol a bennir ym mhrotocol HDMI i alinio'r data yn ystod dad-gyfresoli.
Crynodeb
Mae'r tabl canlynol yn rhoi crynodeb o nodweddion HDMI RX IP.
Tabl 1. Nodweddion IP HDMI RX
| Fersiwn Craidd | Mae'r canllaw defnyddiwr hwn yn cefnogi HDMI RX IP v5.4. |
| Teuluoedd Dyfais â Chymorth |
|
| Llif Offeryn â Chymorth | Mae angen Libero® SoC v12.0 neu fersiynau diweddarach. |
| Rhyngwynebau â Chymorth | Rhyngwynebau a gefnogir gan yr HDMI RX IP yw:
|
| Trwyddedu | Darperir HDMI RX IP gyda'r ddau opsiwn trwydded canlynol:
|
Nodweddion
Mae gan HDMI RX IP y nodweddion canlynol:
- Yn gydnaws â HDMI 2.0
- Yn cefnogi Dyfnder Lliw 8, 10, 12 a 16 Bit
- Yn cefnogi Fformatau Lliw fel RGB, YUV 4:2:2 a YUV 4:4:4
- Yn Cefnogi Mewnbwn Un neu Bedwar Picsel Fesul Cloc
- Yn cefnogi Datrysiadau hyd at 1920 ✕ 1080 ar 60 Hz yn y modd Un Picsel a hyd at 3840 ✕ 2160 ar 60 Hz yn y modd Pedwar Picsel.
- Yn canfod Hot-Plug
- Yn Cefnogi Cynllun Datgodio – TMDS
- Yn cefnogi mewnbwn DVI
- Yn cefnogi Sianel Data Arddangos (DDC) a Sianel Data Arddangos Uwch (E-DDC)
- Yn cefnogi Rhyngwyneb Fideo Ffrwd Brodorol ac AXI4 ar gyfer Trosglwyddo Data Fideo
- Yn cefnogi Rhyngwyneb Sain Ffrwd Brodorol ac AXI4 ar gyfer Trosglwyddo Data Sain
Nodweddion heb eu Cefnogi
Dyma nodweddion nad ydynt yn cael eu cefnogi o HDMI RX IP:
- Ni chefnogir fformat lliw 4:2:0.
- Ni chefnogir Ystod Dynamig Uchel (HDR) na Diogelu Cynnwys Digidol Lled Band Uchel (HDCP).
- Ni chefnogir Cyfradd Adnewyddu Amrywiol (VRR) na Modd Oedi Isel Awtomatig (ALLM).
- Ni chefnogir paramedrau Amseru Llorweddol nad ydynt yn rhanadwy â phedwar yn y modd Pedwar Picsel.
Cyfarwyddiadau Gosod
Rhaid gosod y craidd IP i Gatalog IP meddalwedd Libero® SoC yn awtomatig trwy'r swyddogaeth diweddaru Catalog IP ym meddalwedd Libero SoC, neu ei lawrlwytho â llaw o'r catalog. Unwaith y bydd y craidd IP wedi'i osod yng Nghatalog IP meddalwedd Libero SoC, caiff ei ffurfweddu, ei gynhyrchu a'i greu o fewn Smart Design i'w gynnwys yn y prosiect Libero.
Dyfeisiau Ffynhonnell wedi'u Profi (Gofynnwch Gwestiwn)
Mae'r tabl canlynol yn rhestru'r dyfeisiau ffynhonnell a brofwyd.
Tabl 1-1. Dyfeisiau Ffynonellau a Brofwyd
| Dyfeisiau | Modd picsel | Penderfyniadau wedi'u Profi | Dyfnder Lliw (Bit) | Modd Lliw | Sain |
| Dadansoddwr HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS a 1080P 60 FPS | 8 | RGB, YUV444 ac YUV422 | Oes |
| 1080P 30 FPS | 8, 10, 12 a 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS a 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 a 16 | ||||
| 4K 30 FPS | 8, 10, 12 a 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Oes |
| 4 | 1080P 60 FPS a 4K 30 FPS | ||||
| Lledred 3420 | 1 | 1080P 60 FPS | 8 | RGB | Oes |
| 4 | 4K 30 FPS a 4K 60 FPS | ||||
| Profwr HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS a 1080P 60 FPS | 8 | RGB, YUV444 ac YUV422 | Oes |
| 1080P 30 FPS | 8, 10, 12 a 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS a 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 a 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | Nac ydw |
| 4 | 4K 60 FPS |
Ffurfweddiad IP HDMI RX (Gofynnwch Gwestiwn)
Mae'r adran hon yn rhoi trosoddview o ryngwyneb Ffurfweddwr IP HDMI RX a'i gydrannau. Mae'r Ffurfweddwr IP HDMI RX yn darparu rhyngwyneb graffigol i sefydlu craidd RX HDMI. Mae'r ffurfweddwr hwn yn caniatáu i'r defnyddiwr ddewis paramedrau fel Nifer y Picseli, Nifer y sianeli sain, Rhyngwyneb Fideo, Rhyngwyneb Sain, SCRAMBLER, Dyfnder Lliw, Fformat Lliw, Benc Prawf a Thrwydded. Mae rhyngwyneb y Ffurfweddwr yn cynnwys dewislenni ostwng ac opsiynau i addasu'r gosodiadau. Disgrifir y ffurfweddiadau allweddol yn Nhabl 4-1. Mae'r ffigur canlynol yn darparu manylder view o'r rhyngwyneb Ffurfweddwr IP HDMI RX.
Ffigur 2-1. Ffurfweddydd IP HDMI RX
Mae'r rhyngwyneb hefyd yn cynnwys botymau Iawn a Chanslo i gadarnhau neu daflu'r ffurfweddiadau.
Gweithredu Caledwedd (Gofyn Cwestiwn)
Mae'r ffigurau canlynol yn disgrifio'r rhyngwyneb HDMI RX IP gyda thrawsyrgydd (XCVR).
Ffigur 3-1. Diagram Bloc RX HDMI
Ffigur 3-2. Diagram Bloc Manwl y Derbynnydd
Mae HDMI RX yn cynnwys tritages:
- Mae'r alinydd cyfnod yn alinio'r data paralel mewn perthynas â ffiniau tocynnau rheoli gan ddefnyddio slip bit y trawsderbynydd.
- Mae'r dadgodiwr TMDS yn trosi'r data wedi'i amgodio 10-bit yn ddata picsel fideo 8-bit, data pecyn sain 4-bit a signalau rheoli 2-bit.
- Mae'r FIFOs yn dileu'r gogwydd rhwng clociau lonydd R, G a B.
Alinydd Cyfnod (Gofynnwch Gwestiwn)
Nid yw'r data paralel 10-bit o'r XCVR bob amser wedi'i alinio mewn perthynas â ffiniau geiriau wedi'u hamgodio â TMDS. Mae angen symud a halinio'r data paralel er mwyn datgodio'r data. Mae alinydd cyfnod yn alinio'r data paralel sy'n dod i mewn i ffiniau geiriau gan ddefnyddio'r nodwedd llithro bit yn yr XCVR. Mae XCVR yn y modd Ymwybyddiaeth DPI Fesul Monitor (PMA) yn caniatáu nodwedd llithro bit, lle mae'n addasu aliniad y gair dad-gyfresoledig 10-bit gan 1-bit. Bob tro, ar ôl addasu safle llithro'r gair 10-bit gan 1 bit, caiff ei gymharu ag unrhyw un o bedwar tocyn rheoli'r protocol HDMI i gloi'r safle yn ystod y cyfnod rheoli. Mae'r gair 10-bit wedi'i alinio'n gywir ac yn cael ei ystyried yn ddilys am yr eiliadau nesaf.tagMae gan bob sianel lliw ei halinydd cyfnod ei hun, dim ond pan fydd yr holl alinwyr cyfnod wedi'u cloi y mae'r dadgodydd TMDS yn dechrau dadgodio i gywiro'r ffiniau geiriau.
Datgodiwr TMDS (Gofynnwch Gwestiwn)
Mae dadgodydd TMDS yn dadgodio'r 10-bit wedi'i ddadgyfresoli o'r trawsderbynydd yn ddata picsel 8-bit yn ystod y cyfnod fideo. Cynhyrchir HSYNC, VSYNC a PACKET HEADER yn ystod y cyfnod rheoli o ddata'r sianel las 10-bit. Caiff data'r pecyn sain ei ddadgodio i sianeli R a G gyda phedair bit yr un. Mae dadgodydd TMDS pob sianel yn gweithredu ar ei gloc ei hun. Felly, gall fod ganddo rywfaint o ogwydd rhwng y sianeli.
Dad-sgwyd Sianel i Sianel (Gofynnwch Gwestiwn)
Defnyddir rhesymeg dad-sgwyd sy'n seiliedig ar FIFO i gael gwared ar y sgwyd rhwng y sianeli. Mae pob sianel yn derbyn signal dilys o'r unedau alinio cyfnod i nodi a yw'r data 10-bit sy'n dod i mewn o'r alinydd cyfnod yn ddilys. Os yw pob sianel yn ddilys (wedi cyflawni aliniad cyfnod), mae'r modiwl FIFO yn dechrau pasio data trwy'r modiwl FIFO gan ddefnyddio signalau galluogi darllen ac ysgrifennu (ysgrifennu i mewn a darllen allan yn barhaus). Pan ganfyddir tocyn rheoli yn unrhyw un o allbynnau FIFO, caiff y llif darllen allan ei atal, a chynhyrchir signal canfod marcwr i nodi dyfodiad marcwr penodol yn y ffrwd fideo. Dim ond pan fydd y marcwr hwn wedi cyrraedd ar bob un o'r tair sianel y mae'r llif darllen allan yn ailddechrau. O ganlyniad, caiff y sgwyd perthnasol ei dynnu. Mae'r FIFOs cloc deuol yn cydamseru'r tair ffrwd ddata â chloc y sianel las i gael gwared ar y sgwyd perthnasol. Mae'r ffigur canlynol yn disgrifio'r dechneg dad-sgwyd sianel i sianel.
Ffigur 3-3. Dad-sgwyd o Sianel i Sianel
Gofynnwch Gwestiwn (DDC)
Mae'r DDC yn sianel gyfathrebu sy'n seiliedig ar fanyleb bws I2C. Mae'r ffynhonnell yn defnyddio gorchmynion I2C i ddarllen gwybodaeth o E-EDID sinc gyda chyfeiriad caethwas. Mae'r HDMI RX IP yn defnyddio EDID wedi'i ragdiffinio gyda datrysiad lluosog sy'n cefnogi datrysiadau hyd at 1920 ✕ 1080 ar 60 Hz yn y modd Un Picsel a hyd at 3840 ✕ 2160 ar 60 Hz yn y modd Pedwar Picsel.
Mae'r EDID yn cynrychioli'r enw arddangos fel arddangosfa HDMI Microchip.
Paramedrau RX HDMI a Signalau Rhyngwyneb (Gofynnwch Gwestiwn)
Mae'r adran hon yn trafod y paramedrau yn y ffurfweddydd GUI HDMI RX a signalau I/O.
Paramedrau Ffurfweddu (Gofynnwch Gwestiwn)
Mae'r tabl canlynol yn rhestru'r paramedrau ffurfweddu yn yr HDMI RX IP.
Tabl 4-1. Paramedrau Ffurfweddu
| Enw Paramedr | Disgrifiad |
| Fformat Lliw | Yn diffinio'r gofod lliw. Yn cefnogi'r fformatau lliw canlynol:
|
| Dyfnder Lliw | Yn pennu nifer y bitiau fesul cydran lliw. Yn cefnogi 8, 10, 12 a 16 bit fesul cydran. |
| Nifer y Picseli | Yn dangos nifer y picseli fesul mewnbwn cloc:
|
| YSGRIFENYDD | Cefnogaeth ar gyfer datrysiad 4K ar 60 ffrâm yr eiliad:
|
| Nifer y sianeli sain | Yn cefnogi nifer o sianeli sain:
|
| Rhyngwyneb Fideo | Ffrwd brodorol ac AXI |
| Rhyngwyneb Sain | Ffrwd brodorol ac AXI |
| Mainc prawf | Yn caniatáu dewis amgylchedd mainc prawf. Yn cefnogi'r opsiynau mainc prawf canlynol:
|
| Trwydded | Yn nodi'r math o drwydded. Yn darparu'r ddau opsiwn trwydded canlynol:
|
Porthladdoedd (Gofyn Cwestiwn)
Mae'r tabl canlynol yn rhestru porthladdoedd mewnbwn ac allbwn yr HDMI RX IP ar gyfer rhyngwyneb Brodorol pan fydd Fformat Lliw yn RGB.
Tabl 4-2. Mewnbwn ac Allbwn ar gyfer Rhyngwyneb Brodorol
| Enw Arwydd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| RESET_N_I | Mewnbwn | 1 | Signal ailosod asyncronig gweithredol-isel |
| R_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel “R” o XCVR |
| G_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel “G” o XCVR |
| B_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel “B” o XCVR |
| EDID_AILOSOD_N_I | Mewnbwn | 1 | Signal ailosod edid asyncronig gweithredol-isel |
| R_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog sianel “R” |
| G_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog sianel “G” |
| B_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data paralel sianel “B” |
| Enw Arwydd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| DATA_R_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog sianel “R” o XCVR |
| DATA_G_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog sianel “G” o XCVR |
| DATA_B_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog sianel “B” o XCVR |
| SCL_I | Mewnbwn | 1 | Mewnbwn cloc cyfresol I2C ar gyfer DDC |
| HPD_I | Mewnbwn | 1 | Canfod signal mewnbwn plygio poeth. Mae'r ffynhonnell wedi'i chysylltu â'r sinc. Dylai'r signal HPD fod yn uchel. |
| SDA_I | Mewnbwn | 1 | Mewnbwn data cyfresol I2C ar gyfer DDC |
| EDID_CLK_I | Mewnbwn | 1 | Cloc system ar gyfer modiwl I2C |
| BIT_SLIP_R_O | Allbwn | 1 | Signal slip bit i sianel “R” y trawsderbynydd |
| BIT_SLIP_G_O | Allbwn | 1 | Signal slip bit i sianel “G” y trawsderbynydd |
| BIT_SLIP_B_O | Allbwn | 1 | Signal slip bit i sianel “B” y trawsderbynydd |
| FIDEO_DATA_DILYS_O | Allbwn | 1 | Allbwn dilys data fideo |
| AUDIO_DATA_VALID_O | Allbwn | 1 | Allbwn dilys data sain |
| H_SYNC_O | Allbwn | 1 | Curiad cysoni llorweddol |
| V_SYNC_O | Allbwn | 1 | Curiad cysoni fertigol gweithredol |
| R_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “R” wedi’i ddadgodio |
| G_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “G” wedi’i ddadgodio |
| B_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “B” wedi’i ddadgodio |
| SDA_O | Allbwn | 1 | Allbwn data cyfresol I2C ar gyfer DDC |
| HPD_O | Allbwn | 1 | Canfod signal allbwn plyg poeth |
| ACR_CTS_O | Allbwn | 20 | Amseroedd Cylchred Adfywio Cloc Sainamp gwerth |
| ACR_N_O | Allbwn | 20 | Paramedr gwerth Adfywio Cloc Sain (N) |
| ACR_VALID_O | Allbwn | 1 | Adfywio Cloc Sain signal dilys |
| AUDIO_SAMPLE_CH1_O | Allbwn | 24 | Sain Sianel 1ample data |
| AUDIO_SAMPLE_CH2_O | Allbwn | 24 | Sain Sianel 2ample data |
| AUDIO_SAMPLE_CH3_O | Allbwn | 24 | Sain Sianel 3ample data |
| AUDIO_SAMPLE_CH4_O | Allbwn | 24 | Sain Sianel 4ample data |
| AUDIO_SAMPLE_CH5_O | Allbwn | 24 | Sain Sianel 5ample data |
| AUDIO_SAMPLE_CH6_O | Allbwn | 24 | Sain Sianel 6ample data |
| AUDIO_SAMPLE_CH7_O | Allbwn | 24 | Sain Sianel 7ample data |
| AUDIO_SAMPLE_CH8_O | Allbwn | 24 | Sain Sianel 8ample data |
| HDMI_DVI_MOD_O | Allbwn | 1 | Dyma'r ddau ddull:
|
Mae'r tabl canlynol yn disgrifio porthladdoedd mewnbwn ac allbwn HDMI RX IP ar gyfer Rhyngwyneb Fideo Ffrwd AXI4.
Tabl 4-3. Porthladdoedd Mewnbwn ac Allbwn ar gyfer Rhyngwyneb Fideo Ffrwd AXI4
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| TDATA_O | Allbwn | NIFEROEDD O BICSELI ✕ Dyfnder Lliw ✕ 3 bit | Allbwn data fideo [R, G, B] |
| TVALID_O | Allbwn | 1 | Fideo allbwn yn ddilys |
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| TLAST_O | Allbwn | 1 | Signal diwedd ffrâm allbwn |
| TUSER_O | Allbwn | 3 |
|
| TSTRB_O | Allbwn | 3 | Allbwn data fideo strob |
| TKEEP_O | Allbwn | 3 | Cadw data fideo allbwn |
Mae'r tabl canlynol yn disgrifio porthladdoedd mewnbwn ac allbwn HDMI RX IP ar gyfer Rhyngwyneb Sain Ffrwd AXI4.
Tabl 4-4. Porthladdoedd Mewnbwn ac Allbwn ar gyfer Rhyngwyneb Sain Ffrwd AXI4
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| AUDIO_TDATA_O | Allbwn | 24 | Allbwn data sain |
| AUDIO_TID_O | Allbwn | 3 | Sianel sain allbwn |
| AUDIO_TVALID_O | Allbwn | 1 | Allbwn sain signal dilys |
Mae'r tabl canlynol yn rhestru porthladdoedd mewnbwn ac allbwn yr HDMI RX IP ar gyfer rhyngwyneb Brodorol pan fo'r Fformat Lliw yn YUV444.
Tabl 4-5. Mewnbwn ac Allbwn ar gyfer Rhyngwyneb Brodorol
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| RESET_N_I | Mewnbwn | 1 | Signal ailosod asyncronig gweithredol-isel |
| LANE3_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel Lôn 3 o XCVR |
| LANE2_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel Lôn 2 o XCVR |
| LANE1_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel Lôn 1 o XCVR |
| EDID_AILOSOD_N_I | Mewnbwn | 1 | Signal ailosod edid asyncronig gweithredol-isel |
| LANE3_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog Lôn 3 |
| LANE2_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog Lôn 2 |
| LANE1_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog Lôn 1 |
| DATA_LANE3_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog Lôn 3 o XCVR |
| DATA_LANE2_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog Lôn 2 o XCVR |
| DATA_LANE1_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog Lôn 1 o XCVR |
| SCL_I | Mewnbwn | 1 | Mewnbwn cloc cyfresol I2C ar gyfer DDC |
| HPD_I | Mewnbwn | 1 | Canfod signal mewnbwn plygio poeth. Mae'r ffynhonnell wedi'i chysylltu â'r sinc. Dylai'r signal HPD fod yn uchel. |
| SDA_I | Mewnbwn | 1 | Mewnbwn data cyfresol I2C ar gyfer DDC |
| EDID_CLK_I | Mewnbwn | 1 | Cloc system ar gyfer modiwl I2C |
| BIT_SLIP_LANE3_O | Allbwn | 1 | Signal slip bit i Lôn 3 y trawsderbynydd |
| BIT_SLIP_LANE2_O | Allbwn | 1 | Signal slip bit i Lôn 2 y trawsderbynydd |
| BIT_SLIP_LANE1_O | Allbwn | 1 | Signal slip bit i Lôn 1 y trawsderbynydd |
| FIDEO_DATA_DILYS_O | Allbwn | 1 | Allbwn dilys data fideo |
| AUDIO_DATA_VALID_O | Allbwn | 1 | Allbwn dilys data sain |
| H_SYNC_O | Allbwn | 1 | Curiad cysoni llorweddol |
| V_SYNC_O | Allbwn | 1 | Curiad cysoni fertigol gweithredol |
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| Y_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “Y” wedi’i ddadgodio |
| Cb_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “Cb” wedi’i ddadgodio |
| Cr_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “Cr” wedi’i ddadgodio |
| SDA_O | Allbwn | 1 | Allbwn data cyfresol I2C ar gyfer DDC |
| HPD_O | Allbwn | 1 | Canfod signal allbwn plyg poeth |
| ACR_CTS_O | Allbwn | 20 | Amseroedd Cylchred Adfywio Cloc Sainamp gwerth |
| ACR_N_O | Allbwn | 20 | Paramedr gwerth Adfywio Cloc Sain (N) |
| ACR_VALID_O | Allbwn | 1 | Adfywio Cloc Sain signal dilys |
| AUDIO_SAMPLE_CH1_O | Allbwn | 24 | Sain Sianel 1ample data |
| AUDIO_SAMPLE_CH2_O | Allbwn | 24 | Sain Sianel 2ample data |
| AUDIO_SAMPLE_CH3_O | Allbwn | 24 | Sain Sianel 3ample data |
| AUDIO_SAMPLE_CH4_O | Allbwn | 24 | Sain Sianel 4ample data |
| AUDIO_SAMPLE_CH5_O | Allbwn | 24 | Sain Sianel 5ample data |
| AUDIO_SAMPLE_CH6_O | Allbwn | 24 | Sain Sianel 6ample data |
| AUDIO_SAMPLE_CH7_O | Allbwn | 24 | Sain Sianel 7ample data |
| AUDIO_SAMPLE_CH8_O | Allbwn | 24 | Sain Sianel 8ample data |
Mae'r tabl canlynol yn rhestru porthladdoedd mewnbwn ac allbwn yr HDMI RX IP ar gyfer rhyngwyneb Brodorol pan fo'r Fformat Lliw yn YUV422.
Tabl 4-6. Mewnbwn ac Allbwn ar gyfer Rhyngwyneb Brodorol
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| RESET_N_I | Mewnbwn | 1 | Signal ailosod asyncronig gweithredol-isel |
| LANE3_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel Lôn 3 o XCVR |
| LANE2_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel Lôn 2 o XCVR |
| LANE1_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel Lôn 1 o XCVR |
| EDID_AILOSOD_N_I | Mewnbwn | 1 | Signal ailosod edid asyncronig gweithredol-isel |
| LANE3_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog Lôn 3 |
| LANE2_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog Lôn 2 |
| LANE1_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog Lôn 1 |
| DATA_LANE3_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog Lôn 3 o XCVR |
| DATA_LANE2_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog Lôn 2 o XCVR |
| DATA_LANE1_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog Lôn 1 o XCVR |
| SCL_I | Mewnbwn | 1 | Mewnbwn cloc cyfresol I2C ar gyfer DDC |
| HPD_I | Mewnbwn | 1 | Canfod signal mewnbwn plygio poeth. Mae'r ffynhonnell wedi'i chysylltu â'r sinc. Dylai'r signal HPD fod yn uchel. |
| SDA_I | Mewnbwn | 1 | Mewnbwn data cyfresol I2C ar gyfer DDC |
| EDID_CLK_I | Mewnbwn | 1 | Cloc system ar gyfer modiwl I2C |
| BIT_SLIP_LANE3_O | Allbwn | 1 | Signal slip bit i Lôn 3 y trawsderbynydd |
| BIT_SLIP_LANE2_O | Allbwn | 1 | Signal slip bit i Lôn 2 y trawsderbynydd |
| BIT_SLIP_LANE1_O | Allbwn | 1 | Signal slip bit i Lôn 1 y trawsderbynydd |
| FIDEO_DATA_DILYS_O | Allbwn | 1 | Allbwn dilys data fideo |
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| AUDIO_DATA_VALID_O | Allbwn | 1 | Allbwn dilys data sain |
| H_SYNC_O | Allbwn | 1 | Curiad cysoni llorweddol |
| V_SYNC_O | Allbwn | 1 | Curiad cysoni fertigol gweithredol |
| Y_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “Y” wedi’i ddadgodio |
| C_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “C” wedi’i ddadgodio |
| SDA_O | Allbwn | 1 | Allbwn data cyfresol I2C ar gyfer DDC |
| HPD_O | Allbwn | 1 | Canfod signal allbwn plyg poeth |
| ACR_CTS_O | Allbwn | 20 | Amseroedd Cylchred Adfywio Cloc Sainamp gwerth |
| ACR_N_O | Allbwn | 20 | Paramedr gwerth Adfywio Cloc Sain (N) |
| ACR_VALID_O | Allbwn | 1 | Adfywio Cloc Sain signal dilys |
| AUDIO_SAMPLE_CH1_O | Allbwn | 24 | Sain Sianel 1ample data |
| AUDIO_SAMPLE_CH2_O | Allbwn | 24 | Sain Sianel 2ample data |
| AUDIO_SAMPLE_CH3_O | Allbwn | 24 | Sain Sianel 3ample data |
| AUDIO_SAMPLE_CH4_O | Allbwn | 24 | Sain Sianel 4ample data |
| AUDIO_SAMPLE_CH5_O | Allbwn | 24 | Sain Sianel 5ample data |
| AUDIO_SAMPLE_CH6_O | Allbwn | 24 | Sain Sianel 6ample data |
| AUDIO_SAMPLE_CH7_O | Allbwn | 24 | Sain Sianel 7ample data |
| AUDIO_SAMPLE_CH8_O | Allbwn | 24 | Sain Sianel 8ample data |
Mae'r tabl canlynol yn rhestru porthladdoedd mewnbwn ac allbwn yr HDMI RX IP ar gyfer rhyngwyneb Brodorol pan fydd SCRAMBLER wedi'i alluogi.
Tabl 4-7. Mewnbwn ac Allbwn ar gyfer Rhyngwyneb Brodorol
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| RESET_N_I | Mewnbwn | 1 | Signal ailosod asyncronig gweithredol-isel |
| R_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel “R” o XCVR |
| G_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel “G” o XCVR |
| B_RX_CLK_I | Mewnbwn | 1 | Cloc cyfochrog ar gyfer sianel “B” o XCVR |
| EDID_AILOSOD_N_I | Mewnbwn | 1 | Signal ailosod edid asyncronig gweithredol-isel |
| Cebl_HDMI_CLK_I | Mewnbwn | 1 | Cloc cebl o'r ffynhonnell HDMI |
| R_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog sianel “R” |
| G_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data cyfochrog sianel “G” |
| B_RX_VALID_I | Mewnbwn | 1 | Signal dilys o XCVR ar gyfer data paralel sianel “B” |
| DATA_R_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog sianel “R” o XCVR |
| DATA_G_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog sianel “G” o XCVR |
| DATA_B_I | Mewnbwn | NIFEROEDD O BICSELI ✕ 10 bit | Derbyniwyd data cyfochrog sianel “B” o XCVR |
| SCL_I | Mewnbwn | 1 | Mewnbwn cloc cyfresol I2C ar gyfer DDC |
| HPD_I | Mewnbwn | 1 | Signal mewnbwn canfod plyg poeth. Mae'r ffynhonnell wedi'i chysylltu â'r sinc, a dylai'r signal HPD fod yn uchel. |
| SDA_I | Mewnbwn | 1 | Mewnbwn data cyfresol I2C ar gyfer DDC |
| EDID_CLK_I | Mewnbwn | 1 | Cloc system ar gyfer modiwl I2C |
| BIT_SLIP_R_O | Allbwn | 1 | Signal slip bit i sianel “R” y trawsderbynydd |
| BIT_SLIP_G_O | Allbwn | 1 | Signal slip bit i sianel “G” y trawsderbynydd |
| Enw Porthladd | Cyfeiriad | Lled (Darnau) | Disgrifiad |
| BIT_SLIP_B_O | Allbwn | 1 | Signal slip bit i sianel “B” y trawsderbynydd |
| FIDEO_DATA_DILYS_O | Allbwn | 1 | Allbwn dilys data fideo |
| AUDIO_DATA_VALID_O | Allbwn1 | 1 | Allbwn dilys data sain |
| H_SYNC_O | Allbwn | 1 | Curiad cysoni llorweddol |
| V_SYNC_O | Allbwn | 1 | Curiad cysoni fertigol gweithredol |
| CYFRAITH DATA_O | Allbwn | 16 | Cyfradd data Rx. Dyma'r gwerthoedd cyfradd data:
|
| R_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “R” wedi’i ddadgodio |
| G_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “G” wedi’i ddadgodio |
| B_O | Allbwn | NIFEROEDD O BICSELI ✕ Bitiau Dyfnder Lliw | Data “B” wedi’i ddadgodio |
| SDA_O | Allbwn | 1 | Allbwn data cyfresol I2C ar gyfer DDC |
| HPD_O | Allbwn | 1 | Canfod signal allbwn plyg poeth |
| ACR_CTS_O | Allbwn | 20 | Amseroedd Cylchred Adfywio Cloc Sainamp gwerth |
| ACR_N_O | Allbwn | 20 | Paramedr gwerth Adfywio Cloc Sain (N) |
| ACR_VALID_O | Allbwn | 1 | Adfywio Cloc Sain signal dilys |
| AUDIO_SAMPLE_CH1_O | Allbwn | 24 | Sain Sianel 1ample data |
| AUDIO_SAMPLE_CH2_O | Allbwn | 24 | Sain Sianel 2ample data |
| AUDIO_SAMPLE_CH3_O | Allbwn | 24 | Sain Sianel 3ample data |
| AUDIO_SAMPLE_CH4_O | Allbwn | 24 | Sain Sianel 4ample data |
| AUDIO_SAMPLE_CH5_O | Allbwn | 24 | Sain Sianel 5ample data |
| AUDIO_SAMPLE_CH6_O | Allbwn | 24 | Sain Sianel 6ample data |
| AUDIO_SAMPLE_CH7_O | Allbwn | 24 | Sain Sianel 7ample data |
| AUDIO_SAMPLE_CH8_O | Allbwn | 24 | Sain Sianel 8ample data |
Efelychu Mainc Prawf (Gofyn Cwestiwn)
Darperir TestMainch i wirio ymarferoldeb craidd RX HDMI. Dim ond yn y Rhyngwyneb Brodorol y mae TestMainch yn gweithio pan fydd nifer y picseli yn un.
I efelychu'r craidd gan ddefnyddio'r fainc brawf, dilynwch y camau canlynol:
- Yn y ffenestr Llif Dylunio, ehangwch Creu Dyluniad.
- De-gliciwch ar Creu Bench Prawf SmartDesign, ac yna cliciwch ar Rhedeg, fel y dangosir yn y ffigur canlynol.
Ffigur 5-1. Creu Mainc Profi SmartDesign
- Rhowch enw ar gyfer mainc brawf SmartDesign, ac yna cliciwch ar Iawn.
Ffigur 5-2. Enwi Mainc Prawf SmartDesign
Mae mainc brawf SmartDesign yn cael ei chreu, ac mae cynfas yn ymddangos i'r dde o'r cwarel Design Llif. - Llywiwch i Gatalog SoC Libero®, dewiswch View > Windows > Catalog IP, ac yna ehangu Solutions-Video. Cliciwch ddwywaith ar HDMI RX IP (v5.4.0) ac yna cliciwch ar Iawn.
- Dewiswch yr holl borthladdoedd, cliciwch ar y dde a dewiswch Dyrchafu i'r Lefel Uchaf.
- Ar far offer SmartDesign, cliciwch ar Gynhyrchu Cydran.
- Ar y tab Hierarchaeth Ysgogiad, cliciwch ar y dde ar fainc brawf HDMI_RX_TB file, ac yna cliciwch Efelychu Dyluniad Cyn-Synth > Agor yn Rhyngweithiol.
Mae offeryn ModelSim® yn agor gyda'r fainc brawf, fel y dangosir yn y ffigur canlynol.
Ffigur 5-3. Offeryn ModelSim gyda Mainc Profi HDMI RX File
Pwysig: ios yw'r efelychiad yn cael ei dorri oherwydd y terfyn amser rhedeg a bennir yn y DO file, defnyddiwch y gorchymyn rhedeg -all i gwblhau'r efelychiad.
Trwydded (Gofynnwch Gwestiwn)
Darperir HDMI RX IP gyda'r ddau opsiwn trwydded canlynol:
- Amgryptiedig: Darperir cod RTL cyflawn wedi'i amgryptio ar gyfer y craidd. Mae ar gael am ddim gydag unrhyw un o drwyddedau Libero, gan alluogi i'r craidd gael ei greu gyda SmartDesign. Gallwch chi berfformio Efelychu, Synthesis, Cynllun, a rhaglennu'r silicon FPGA gan ddefnyddio'r gyfres ddylunio Libero.
- RTL: Mae cod ffynhonnell RTL cyflawn wedi'i gloi o dan drwydded, ac mae angen ei brynu ar wahân.
Canlyniadau Efelychu (Gofynnwch Gwestiwn)
Mae'r diagram amseru canlynol ar gyfer HDMI RX IP yn dangos cyfnodau data fideo a data rheoli.
Ffigur 6-1. Data Fideo
Mae'r diagram canlynol yn dangos yr allbynnau hsync a vsync ar gyfer y mewnbynnau data rheoli cyfatebol.
Ffigur 6-2. Signalau Sync Llorweddol a Sync Fertigol
Mae'r diagram canlynol yn dangos rhan EDID.
Ffigur 6-3. Signalau EDID
Defnyddio Adnoddau (Gofyn Cwestiwn)
Mae HDMI RX IP wedi'i weithredu yn PolarFire® FPGA (MPF300T – Pecyn 1FCG1152I). Mae'r tabl canlynol yn rhestru'r adnoddau a ddefnyddir pan fydd Nifer y Picseli = 1 picsel.
Tabl 7-1. Defnydd Adnoddau ar gyfer Modd 1 Picsel
| Fformat Lliw | Dyfnder Lliw | YSGRIFENYDD | Ffabrig 4LUT | Ffabrig DFF | Rhyngwyneb 4LUT | Rhyngwyneb DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Analluogi | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Analluogi | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Analluogi | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Analluogi | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Analluogi | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Analluogi | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Analluogi | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Analluogi | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Analluogi | 1585 | 1327 | 492 | 492 | 14 | 9 |
Mae'r tabl canlynol yn rhestru'r adnoddau a ddefnyddir pan fydd Nifer y Picseli = 4 picsel.
Tabl 7-2. Defnydd Adnoddau ar gyfer Modd 4 Picsel
| Fformat Lliw | Dyfnder Lliw | YSGRIFENYDD | Ffabrig 4LUT | Ffabrig DFF | Rhyngwyneb 4LUT | Rhyngwyneb DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Analluogi | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Analluogi | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Analluogi | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Galluogi | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Galluogi | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Galluogi | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Analluogi | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Analluogi | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Analluogi | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Analluogi | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Mae'r tabl canlynol yn rhestru'r adnoddau a ddefnyddir pan fydd Nifer y Picseli = 4 picsel a phan fydd SCRAMBLER wedi'i alluogi.
Tabl 7-3. Defnydd Adnoddau ar gyfer Modd 4 Picsel a SCRAMBLER wedi'i alluogi
| Fformat Lliw | Dyfnder Lliw | YSGRIFENYDD | Ffabrig 4LUT | Ffabrig DFF | Rhyngwyneb 4LUT | Rhyngwyneb DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Galluogi | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Galluogi | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Galluogi | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integreiddio System (Gofynnwch Gwestiwn)
Mae'r adran hon yn dangos sut i integreiddio'r IP i ddyluniad Libero.
Mae'r tabl canlynol yn rhestru'r ffurfweddiadau ar gyfer PF XCVR, PF TX PLL a PF CCC sy'n ofynnol ar gyfer gwahanol benderfyniadau a lledau didau.
Tabl 8-1. Ffurfweddiadau PF XCVR, PF TX PLL a PF CCC
| Datrysiad | Lled Did | Ffurfweddiad PF XCVR | PADIAU CLOC CYF CDR | Ffurfweddiad PF CSC | |||
| Cyfradd Data RX | Amledd Cloc Cyfeirnod CDR RX | Lled Ffabrig RX PCS | Amlder Mewnbwn | Amlder Allbwn | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampDyluniad 1: Pan gaiff ei ffurfweddu yn y modd Dyfnder Lliw = 8-bit a Nifer y Picseli = 1 Picsel, dangosir hyn yn y ffigur canlynol.
Ffigur 8-1. HDMI RX SampDylunio 1
Am gynample, mewn ffurfweddiadau 8-did, mae'r cydrannau canlynol yn rhan o'r dyluniad:
- Mae PF_XCVR_ERM (PF_XCVR_ERM_C0_0) wedi'i ffurfweddu ar gyfer modd deuol llawn TX ac RX. Cyfradd data RX o 1485 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 10 bit ar gyfer modd 1 PXL a chloc cyfeirio CDR 148.5 MHz. Cyfradd data TX o 1485 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 10 bit gyda ffactor rhannu cloc 4.
- Mae LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK yn cael eu gyrru o'r PF_XCVR_REF_CLK gyda phinnau Pad AE27, AE28.
- Dylai pin EDID CLK_I gael ei yrru gyda chloc 150 MHz gyda CCC.
- Mae R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I yn cael eu gyrru gan LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R, yn y drefn honno.
- Mae R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I yn cael eu gyrru gan LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL, yn y drefn honno.
- Mae DATA_R_I, DATA_G_I a DATA_B_I yn cael eu gyrru gan LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA, yn y drefn honno.
HDMI RX SampDyluniad 2: Pan gaiff ei ffurfweddu yn y modd Dyfnder Lliw = 8-bit a Nifer y Picseli = 4 Picsel, dangosir hyn yn y ffigur canlynol.
Ffigur 8-2. HDMI RX SampDylunio 2
Am gynample, mewn ffurfweddiadau 8-did, mae'r cydrannau canlynol yn rhan o'r dyluniad:
- Mae PF_XCVR_ERM (PF_XCVR_ERM_C0_0) wedi'i ffurfweddu ar gyfer modd deuol llawn TX ac RX. Cyfradd data RX o 1485 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 40 bit ar gyfer modd 4 PXL a chloc cyfeirio CDR 148.5 MHz. Cyfradd data TX o 1485 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 40 bit gyda ffactor rhannu cloc 4.
- Mae LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK yn cael eu gyrru o'r PF_XCVR_REF_CLK gyda phinnau Pad AE27, AE28.
- Dylai pin EDID CLK_I gael ei yrru gyda chloc 150 MHz gyda CCC.
- Mae R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I yn cael eu gyrru gan LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R, yn y drefn honno.
- Mae R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I yn cael eu gyrru gan LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL, yn y drefn honno.
- Mae DATA_R_I, DATA_G_I a DATA_B_I yn cael eu gyrru gan LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA, yn y drefn honno.
HDMI RX SampDyluniad 3: Pan gaiff ei ffurfweddu yn y modd Dyfnder Lliw = 8-bit a Nifer y Picseli = 4 Picsel a SCRAMBLER = Wedi'i alluogi, dangosir hyn yn y ffigur canlynol.
Ffigur 8-3. HDMI RX SampDylunio 3
Am gynample, mewn ffurfweddiadau 8-did, mae'r cydrannau canlynol yn rhan o'r dyluniad:
- Mae PF_XCVR_ERM (PF_XCVR_ERM_C0_0) wedi'i ffurfweddu ar gyfer modd TX ac RX Annibynnol. Cyfradd data RX o 5940 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 40 bit ar gyfer modd 4 PXL a chloc cyfeirio CDR 148.5 MHz. Cyfradd data TX o 5940 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 40 bit gyda ffactor rhannu cloc 4.
- Mae LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK yn cael eu gyrru o'r PF_XCVR_REF_CLK gyda phinnau Pad AF29, AF30.
- Dylai pin EDID CLK_I yrru gyda chloc 150 MHz gyda CCC.
- Mae R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I yn cael eu gyrru gan LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R, yn y drefn honno.
- Mae R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I yn cael eu gyrru gan LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL, yn y drefn honno.
- Mae DATA_R_I, DATA_G_I a DATA_B_I yn cael eu gyrru gan LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA, yn y drefn honno.
HDMI RX SampDyluniad 4: Pan gaiff ei ffurfweddu yn y modd Dyfnder Lliw = 12-bit a Nifer y Picseli = 4 Picsel a SCRAMBLER = Wedi'i alluogi, dangosir hyn yn y ffigur canlynol.
Ffigur 8-4. HDMI RX SampDylunio 4
Am gynample, mewn ffurfweddiadau 12-did, mae'r cydrannau canlynol yn rhan o'r dyluniad:
- Mae PF_XCVR_ERM (PF_XCVR_ERM_C0_0) wedi'i ffurfweddu ar gyfer modd RX yn Unig. Cyfradd data RX o 4455 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 40 bit ar gyfer modd 4 PXL a chloc cyfeirio CDR 148.5 MHz.
- Mae LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK yn cael eu gyrru o'r PF_XCVR_REF_CLK gyda phinnau Pad AF29, AF30.
- Dylai pin EDID CLK_I yrru gyda chloc 150 MHz gyda CCC.
- Mae R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I yn cael eu gyrru gan LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R, yn y drefn honno.
- Mae R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I yn cael eu gyrru gan LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL, yn y drefn honno.
- Mae DATA_R_I, DATA_G_I a DATA_B_I yn cael eu gyrru gan LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA, yn y drefn honno.
- Mae'r modiwl PF_CCC_C0 yn cynhyrchu cloc o'r enw OUT0_FABCLK_0 gydag amledd o 74.25 MHz, sy'n deillio o gloc mewnbwn o 111.375 MHz, sy'n cael ei yrru gan LANE1_RX_CLK_R.
HDMI RX SampDyluniad 5: Pan gaiff ei ffurfweddu yn y modd Dyfnder Lliw = 8-bit, Nifer y Picseli = 4 Picsel a SCRAMBLER = Wedi'i alluogi, dangosir hynny yn y ffigur canlynol. Mae'r dyluniad hwn yn gyfradd data ddeinamig gyda DRI.
Ffigur 8-5. HDMI RX SampDylunio 5
Am gynample, mewn ffurfweddiadau 8-did, mae'r cydrannau canlynol yn rhan o'r dyluniad:
- Mae PF_XCVR_ERM (PF_XCVR_ERM_C0_0) wedi'i ffurfweddu ar gyfer modd RX yn Unig gyda rhyngwyneb ailgyflunio deinamig wedi'i alluogi. Cyfradd data RX o 5940 Mbps yn y modd PMA, gyda lled y data wedi'i ffurfweddu fel 40 bit ar gyfer modd 4 PXL a chloc cyfeirio CDR 148.5 MHz.
- Mae LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK yn cael eu gyrru o'r PF_XCVR_REF_CLK gyda phinnau Pad AF29, AF30.
- Dylai pin EDID CLK_I yrru gyda chloc 150 MHz gyda CCC.
- Mae R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I yn cael eu gyrru gan LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R, yn y drefn honno.
- Mae R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I yn cael eu gyrru gan LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL, yn y drefn honno.
- Mae DATA_R_I, DATA_G_I a DATA_B_I yn cael eu gyrru gan LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA, yn y drefn honno.
Hanes Adolygu (Gofyn Cwestiwn)
Mae'r hanes adolygu yn disgrifio'r newidiadau a roddwyd ar waith yn y ddogfen. Rhestrir y newidiadau yn ôl adolygiad, gan ddechrau gyda'r cyhoeddiad diweddaraf.
Tabl 9-1. Hanes Adolygu
| Adolygu | Dyddiad | Disgrifiad |
| D | 02/2025 | Dyma restr o'r newidiadau a wnaed yn fersiwn C o'r ddogfen:
|
| C | 02/2023 | Dyma restr o'r newidiadau a wnaed yn fersiwn C o'r ddogfen:
|
| B | 09/2022 | Dyma restr o’r newidiadau a wnaed yn adolygiad B o’r ddogfen:
|
| A | 04/2022 | Dyma restr o newidiadau yn adolygiad A o’r ddogfen:
|
| 2.0 | — | Mae'r canlynol yn grynodeb o'r newidiadau a wnaed yn yr adolygiad hwn.
|
| 1.0 | 08/2021 | Adolygiad Cychwynnol. |
Cefnogaeth FPGA microsglodyn
Mae grŵp cynhyrchion microsglodyn FPGA yn cefnogi ei gynhyrchion gyda gwasanaethau cymorth amrywiol, gan gynnwys Gwasanaeth Cwsmeriaid, Canolfan Cymorth Technegol i Gwsmeriaid, a websafle, a swyddfeydd gwerthu ledled y byd. Awgrymir i gwsmeriaid ymweld ag adnoddau Microchip ar-lein cyn cysylltu â'r tîm cymorth gan ei bod yn debygol iawn bod eu hymholiadau eisoes wedi'u hateb. Cysylltwch â'r Ganolfan Cymorth Technegol drwy'r websafle yn www.microchip.com/support. Soniwch am rif Rhan Dyfais FPGA, dewiswch gategori achos priodol, a dyluniad uwchlwytho files tra'n creu achos cymorth technegol. Cysylltwch â Gwasanaeth Cwsmer i gael cymorth cynnyrch annhechnegol, megis prisio cynnyrch, uwchraddio cynnyrch, diweddaru gwybodaeth, statws archeb, ac awdurdodi.
- O Ogledd America, ffoniwch 800.262.1060
- O weddill y byd, ffoniwch 650.318.4460
- Ffacs, o unrhyw le yn y byd, 650.318.8044
Gwybodaeth Microsglodyn
Nodau masnach
Mae'r enw a'r logo “Microchip”, y logo “M”, ac enwau, logos a brandiau eraill yn nodau masnach cofrestredig ac anghofrestredig Microchip Technology Incorporated neu ei gysylltiadau a / neu is-gwmnïau yn yr Unol Daleithiau a / neu wledydd eraill (“Microchip Nodau masnach”). Mae gwybodaeth am Nodau Masnach Microsglodion ar gael yn https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Hysbysiad Cyfreithiol
Dim ond gyda chynhyrchion Microsglodyn y gellir defnyddio'r cyhoeddiad hwn a'r wybodaeth sydd ynddo, gan gynnwys dylunio, profi ac integreiddio cynhyrchion Microsglodyn gyda'ch cais. Mae defnyddio'r wybodaeth hon mewn unrhyw ffordd arall yn torri'r telerau hyn. Dim ond er hwylustod i chi y darperir gwybodaeth am gymwysiadau dyfeisiau a gall diweddariadau gael eu disodli. Eich cyfrifoldeb chi yw sicrhau bod eich cais yn cwrdd â'ch manylebau. Cysylltwch â'ch swyddfa gwerthu Microsglodion leol am gymorth ychwanegol neu, gofynnwch am gymorth ychwanegol yn www.microchip.com/en-us/support/design-help/client-support-services.
DARPERIR Y WYBODAETH HON GAN MICROCHIP “FEL Y MAE”. NID YW MICROCHIP YN GWNEUD UNRHYW SYLWADAU NA GWARANTAU O UNRHYW FATH P'un ai'n MYNEGI NEU WEDI'I GYMHWYSO, YN YSGRIFENEDIG NEU AR LAFAR, STATUDOL NEU FEL ARALL, YN YMWNEUD Â'R WYBODAETH SY'N CYNNWYS OND NID YN GYFYNGEDIG I UNRHYW WARANTIAETHAU GOBLYGEDIG O ANFOESOLDEB A CHYFEIRIANNAU RHYFEDD. PWRPAS, NEU WARANTAU SY'N BERTHNASOL I GYFLWR, ANSAWDD, NEU BERFFORMIAD.
NI FYDD MICROCHIP YN ATEBOL AM UNRHYW GOLLED ANUNIONGYRCHOL, ARBENNIG, OEDIOL NEU GANLYNIADOL, DIFROD, COST, NEU DREUL O UNRHYW FATH BETH OEDD YN BERTHNASOL I'R WYBODAETH NEU EI DEFNYDD, FODD WEDI ACHOSI, WEDI MAI WEDI EI ACHOSI. POSIBL NEU MAE Y DIFRODAU YN RHAGWELADWY. I'R MAINT LLAWN A GANIATEIR GAN Y GYFRAITH, NI FYDD CYFANSWM ATEBOLRWYDD MICROCHIP AR HOLL HAWLIADAU MEWN UNRHYW FFORDD SY'N GYSYLLTIEDIG Â'R WYBODAETH NEU EI DEFNYDDIO YN FWY NA SWM Y FFÏOEDD, OS OES RHAI, CHI WEDI TALU'N UNIONGYRCHOL I MICROCHIP AM Y WYBODAETH.
Mae defnyddio dyfeisiau Microsglodyn mewn cymwysiadau cynnal bywyd a/neu ddiogelwch yn gyfan gwbl ar risg y prynwr, ac mae'r prynwr yn cytuno i amddiffyn, indemnio a dal Microsglodyn diniwed rhag unrhyw a phob iawndal, hawliad, siwtiau, neu dreuliau sy'n deillio o ddefnydd o'r fath. Ni chaiff unrhyw drwyddedau eu cyfleu, yn ymhlyg neu fel arall, o dan unrhyw hawliau eiddo deallusol Microsglodyn oni nodir yn wahanol.
Nodwedd Diogelu Cod Dyfeisiau Microsglodyn
Sylwch ar y manylion canlynol am y nodwedd amddiffyn cod ar gynhyrchion Microsglodyn:
- Mae cynhyrchion microsglodyn yn bodloni'r manylebau sydd wedi'u cynnwys yn eu Taflen Ddata Microsglodion benodol.
- Mae microsglodyn yn credu bod ei deulu o gynhyrchion yn ddiogel pan gaiff ei ddefnyddio yn y modd a fwriadwyd, o fewn manylebau gweithredu, ac o dan amodau arferol.
- Mae microsglodyn yn gwerthfawrogi ac yn amddiffyn ei hawliau eiddo deallusol yn ymosodol. Mae ymdrechion i dorri nodweddion diogelu cod cynhyrchion Microsglodyn wedi'u gwahardd yn llym a gallant dorri Deddf Hawlfraint y Mileniwm Digidol.
- Ni all Microsglodyn nac unrhyw wneuthurwr lled-ddargludyddion arall warantu diogelwch ei god. Nid yw diogelu cod yn golygu ein bod yn gwarantu bod y cynnyrch yn “unbreakable”. Mae amddiffyniad cod yn esblygu'n gyson. Mae microsglodyn wedi ymrwymo i wella nodweddion amddiffyn cod ein cynnyrch yn barhaus.
© 2025 Microchip Technology Inc. a'i is-gwmnïau
FAQ
- C: Sut ydw i'n diweddaru craidd IP HDMI RX?
A: Gellir diweddaru'r craidd IP drwy feddalwedd Libero SoC neu ei lawrlwytho â llaw o'r catalog. Ar ôl ei osod yng Nghatalog IP meddalwedd Libero SoC, gellir ei ffurfweddu, ei gynhyrchu a'i greu o fewn SmartDesign i'w gynnwys yn y prosiect.
Dogfennau / Adnoddau
 |
Derbynnydd HDMI Rhyngwyneb Amlgyfrwng Diffiniad Uchel MICROCHIP PolarFire FPGA [pdfCanllaw Defnyddiwr PolarFire FPGA, Derbynnydd HDMI Rhyngwyneb Amlgyfrwng Diffiniad Uchel PolarFire FPGA, Derbynnydd HDMI Rhyngwyneb Amlgyfrwng Diffiniad Uchel, Derbynnydd HDMI Rhyngwyneb Amlgyfrwng Derbynnydd HDMI, Rhyngwyneb Derbynnydd HDMI, Derbynnydd HDMI |
