Intel HYD FPGA IP

Mae IP OCT Intel FPGA yn caniatáu ichi raddnodi I/O yn ddeinamig gan gyfeirio at wrthydd allanol. Mae'r IP OCT yn gwella cywirdeb signal, yn lleihau gofod bwrdd, ac mae'n angenrheidiol ar gyfer cyfathrebu â dyfeisiau allanol megis rhyngwynebau cof. Mae'r IP OCT ar gael ar gyfer dyfeisiau Intel Stratix® 10, Intel Arria® 10, ac Intel Cyclone® 10 GX. Os ydych chi'n mudo dyluniadau o ddyfeisiau Stratix V, Arria V, a Seiclon V, mae angen i chi fudo'r IP. Am ragor o fanylion, cyfeiriwch at y wybodaeth berthnasol.

Gwybodaeth Gysylltiedig

• Mudo Eich IP ALTOCT i IP Intel FPGA OCT ar dudalen 13
  • Yn darparu camau i symud eich craidd ALTOCT IP i graidd IP OCT.
• Canllaw Defnyddiwr Craidd IP Terfynu Ar-sglodion Wedi'i Galibro Deinamig (ALTOCT).
  • Yn darparu gwybodaeth am graidd IP ALTOCT.
• Cyflwyniad i Intel FPGA IP Cores
  • Yn darparu gwybodaeth gyffredinol am holl greiddiau IP Intel FPGA, gan gynnwys paramedroli, cynhyrchu, uwchraddio ac efelychu creiddiau IP.
• Creu IP Annibynol ar Fersiynau a Sgriptiau Efelychu Dylunwyr Llwyfan
  • Creu sgriptiau efelychu nad oes angen diweddariadau llaw arnynt ar gyfer uwchraddio meddalwedd neu fersiwn IP.
• Arferion Gorau Rheoli Prosiect
  • Canllawiau ar gyfer rheolaeth effeithlon a hygludedd eich prosiect a'ch eiddo deallusol files.
• HYD Archifau Canllaw Defnyddwyr IP Intel FPGA ar dudalen 13
  • Yn darparu rhestr o ganllawiau defnyddwyr ar gyfer fersiynau blaenorol o'r OCIntel FPGA IP.

Nodweddion IP HYD Intel FPGA

Mae'r IP OCT yn cefnogi'r nodweddion canlynol

• Cefnogaeth ar gyfer hyd at 12 bloc terfyniadau ar sglodion (OCT).
• Cefnogaeth ar gyfer terfynu cyfres ar-sglodyn wedi'i raddnodi (RS) a therfyniad cyfochrog ar-sglodyn wedi'i raddnodi (RT) ar bob pin I / O
• Gwerthoedd terfynu wedi'u graddnodi o 25 Ω a 50 Ω
• Cefnogaeth ar gyfer graddnodi OCT mewn moddau pŵer i fyny a defnyddwyr

HYD Intel FPGA IP Drosview

Diagram Lefel Uchaf IP OCT

Mae'r ffigur hwn yn dangos y diagram lefel uchaf o'r IP OCT.

Cydrannau IP OCT

Cydran	Disgrifiad
RZQ pin	Pin deuol-bwrpas. Pan gaiff ei ddefnyddio gydag OCT, mae'r pin yn cysylltu â gwrthydd cyfeirio allanol i gyfrifo'r codau graddnodi i weithredu'r rhwystriant gofynnol.
bloc OCT	Yn cynhyrchu ac yn anfon geiriau cod graddnodi i'r blociau byffer I/O.
Rhesymeg Hydref	Yn derbyn y geiriau cod graddnodi yn gyfresol o'r bloc OCT ac yn anfon y geiriau cod graddnodi ochr yn ochr â'r byfferau.

Pin RZQ

Mae gan bob bloc OCT un pin RZQ.

• Mae pinnau RZQ yn binnau pwrpas deuol. Os nad yw'r pinnau wedi'u cysylltu â'r bloc OCT, gallwch ddefnyddio'r pinnau fel pinnau I/O rheolaidd.
• Rhaid i binnau wedi'u graddnodi fod â'r un VCCIO cyftage fel y bloc OCT a'r pin RZQ. Rhaid i binnau wedi'u graddnodi sy'n gysylltiedig â'r un bloc OCT gael yr un gwerthoedd terfynu cyfres a chyfochrog.
• Gallwch gymhwyso cyfyngiadau lleoliad ar y pinnau RZQ i bennu lleoliad y bloc OCT oherwydd dim ond i'w bloc OCT cyfatebol y gellir cysylltu'r pin RZQ.

Bloc OCT

Mae'r bloc OCT yn gydran sy'n cynhyrchu codau graddnodi i derfynu'r I/O. Yn ystod graddnodi, mae'r OCT yn cyfateb i'r rhwystriant a welir ar y gwrthydd allanol trwy'r porthladd rzqin. Yna, mae'r bloc OCT yn cynhyrchu dau air cod graddnodi 16-did - mae un gair yn graddnodi terfyniad y gyfres a'r gair arall yn graddnodi'r terfyniad cyfochrog. Mae bws pwrpasol yn anfon y geiriau'n gyfresol i resymeg OCT.

Rhesymeg Hydref

Mae'r bloc OCT yn anfon y geiriau cod graddnodi yn gyfresol i'r rhesymeg OCT trwy'r pyrth ser_data. Mae'r signal enser, pan gaiff ei sbarduno, yn nodi o ba floc OCT i ddarllen y geiriau cod graddnodi. Yna mae'r geiriau cod graddnodi yn cael eu clustogi i'r rhesymeg shifft cyfres-i baralel. Ar ôl hynny, mae'r signal s2pload yn honni'n awtomatig i anfon y geiriau cod graddnodi yn gyfochrog â'r byfferau I / O. Mae'r geiriau cod graddnodi yn actifadu neu ddadactifadu'r transistorau yn y bloc I/O, a fydd yn efelychu gwrthiant cyfres neu gyfochrog i gyd-fynd â'r rhwystriant.

Mewnolion Rhesymeg OCT

OCT Intel FPGA IP Disgrifiad Swyddogaethol

Er mwyn bodloni manyleb cof DDR, mae dyfeisiau Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX yn cefnogi terfynu cyfres ar sglodion (RS OCT) a therfynu cyfochrog ar sglodion (RT OCT) ar gyfer safonau I / O un pen. Gellir cefnogi OCT ar unrhyw fanc I/O. Rhaid i'r VCCIO fod yn gydnaws ar gyfer pob I/O mewn banc penodol. Mewn dyfais Intel Stratix 10, Intel Arria 10, neu Intel Cyclone 10 GX, mae un bloc OCT ym mhob banc I / O. Mae angen cysylltiad â gwrthydd cyfeirio 240 Ω allanol ar bob bloc OCT trwy bin RZQ.

Mae'r pin RZQ yn rhannu'r un cyflenwad VCCIO â'r banc I / O lle mae'r pin. Mae pin RZQ yn pin I/O swyddogaeth ddeuol y gallwch ei ddefnyddio fel I/O rheolaidd os na fyddwch yn defnyddio graddnodi OCT. Pan fyddwch chi'n defnyddio'r pin RZQ ar gyfer graddnodi OCT, mae'r pin RZQ yn cysylltu'r bloc OCT â'r ddaear trwy wrthydd 240 Ω allanol. Mae'r ffigurau canlynol yn dangos sut mae OCTs wedi'u cysylltu mewn un golofn I/O (mewn cadwyn llygad y dydd). Gall OCT raddnodi I/O sy’n perthyn i unrhyw fanc, ar yr amod bod y banc yn yr un golofn ac yn cwrdd â’r cyf.tage gofynion. Gan nad oes unrhyw gysylltiadau rhwng colofnau, dim ond os yw'r pinnau'n perthyn i'r un golofn I/O yn yr OCT y gellir rhannu OCT.

OCT Cysylltiadau Banc-i-Banc

Colofnau I/O yn Intel Quartus® Prime Pin Planner

Mae'r ffigwr hwn yn gynample. Mae'r cynllun yn amrywio rhwng gwahanol ddyfeisiau Intel Stratix 10, Intel Arria 10, neu Intel Cyclone 10 GX.

Rhyngwynebau Modd Power-Up

Mae gan yr IP OCT yn y modd pŵer i fyny ddau brif ryngwyneb

• Un rhyngwyneb mewnbwn sy'n cysylltu pad FPGA RZQ â'r bloc OCT
• Dau allbwn gair 16-did sy'n cysylltu â byfferau I/O

Rhyngwynebau OCT

Modd Defnyddiwr OCT

Modd defnyddiwr Mae OCT yn gweithredu yn yr un ffordd â'r modd pŵer i fyny OCT, gan ychwanegu gallu'r defnyddiwr i'w reoli.

Arwyddion PYD

Mae'r ffigur hwn yn dangos peiriant cyflwr meidraidd (FSM) yn y craidd sy'n rheoli'r signalau defnyddiwr pwrpasol ar y bloc OCT. Mae'r PYDd yn sicrhau bod y bloc OCT yn graddnodi neu'n anfon geiriau cod rheoli yn unol â'ch cais.

Nid yw'r Ffitiwr yn awgrymu OCT modd defnyddiwr. Os ydych chi am i'ch bloc OCT ddefnyddio'r nodwedd OCT modd defnyddiwr, rhaid i chi gynhyrchu'r IP OCT. Fodd bynnag, oherwydd cyfyngiadau caledwedd, dim ond un IP OCT y gallwch ei ddefnyddio yn y modd defnyddiwr OCT yn eich dyluniad.

Nodyn: Gall un IP OCT reoli hyd at 12 bloc OCT.

Mae'r PYDd yn darparu'r signalau canlynol

• cloc
• ailosod
• s2llwyth
• calibro_prysur
• graddnodi_shift_prysur
• cais_calibro

Nodyn: Dim ond yn y modd defnyddiwr y mae'r signalau hyn ar gael ac nid yn y modd pŵer i fyny.

Gwybodaeth Gysylltiedig

Arwyddion IP Intel FPGA HYD.
Yn darparu mwy o wybodaeth am y signalau PYDd.

PYDd craidd

Llif PYD

Gwladwriaethau PYD

Cyflwr	Disgrifiad
IDLE	Pan fyddwch yn gosod y fector calibration_request, mae'r FSM yn symud o gyflwr IDLE i gyflwr CAL. Cadwch y fector calibration_request ar ei werth am ddau gylchred cloc. Ar ôl dau gylchred cloc, mae'r PYDd yn cynnwys copi o'r fector. Rhaid i chi ailosod y fector er mwyn osgoi ail-gychwyn y broses raddnodi.
CAL	Yn ystod y cyflwr hwn, mae'r FSM yn gwirio pa ddarnau yn y fector calibration_request a haerwyd ac yn eu gwasanaethu. Mae'r blociau OCT cyfatebol yn cychwyn y broses raddnodi sy'n cymryd tua 2,000 o gylchoedd cloc i'w chwblhau. Ar ôl i'r graddnodi ddod i ben, mae'r signal calibration_busy yn cael ei ryddhau.
Gwiriwch y darn Mwgwd	Mae'r PYDd yn gwirio pob did yn y fector os yw'r did wedi'i osod ai peidio.

Cyflwr	Disgrifiad
Bit Mwgwd Shift	Yn syml, mae’r cyflwr hwn yn dolennu dros yr holl ddarnau yn y fector nes iddo daro 1.
Shift Cyfres	Mae'r cyflwr hwn yn anfon y cod terfynu yn gyfresol o'r bloc OCT i'r rhesymeg terfynu. Mae'n cymryd 32 cylch i gwblhau'r trosglwyddiad. Ar ôl pob trosglwyddiad, mae'r PYDd yn gwirio unrhyw ddarnau sydd ar y gweill yn y fector ac yn eu gwasanaethu yn unol â hynny.
Diweddariad Arfaethedig Did	Mae'r gofrestr arfaethedig yn dal darnau sy'n cyfateb i bob bloc OCT yn IP OCT Intel FPGA. Mae'r cyflwr hwn yn diweddaru'r gofrestr arfaethedig trwy ailosod y cais a wasanaethir.
GWNEUD	Pan fydd y signal calibration_shift_busy wedi'i osod, gallwch chi honni bod s2pload yn honni'n awtomatig i drosglwyddo'r codau terfynu newydd i'r byfferau. Mae'r signal s2pload yn honni am o leiaf 25 ns. Oherwydd cyfyngiadau caledwedd, ni allwch ofyn am raddnodi arall nes bod pob did i mewn calibration_shift_busy fector yn isel.

OCT Intel FPGA IP Design Example

Gall yr IP OCT gynhyrchu dyluniad cynample sy'n cyfateb i'r un ffurfweddiad a ddewiswyd ar gyfer yr IP. Mae'r dyluniad cynampMae le yn ddyluniad syml nad yw'n targedu unrhyw gymhwysiad penodol. Gallwch ddefnyddio'r dyluniad example fel cyfeiriad ar sut i gyflymu'r IP. I gynhyrchu'r dyluniad example files, trowch ar y Generate Example Dylunio opsiwn yn y Generation blwch deialog yn ystod cynhyrchu IP.

Nodyn: Nid yw'r IP OCT yn cefnogi cynhyrchu VHDL.

• Mae'r meddalwedd yn cynhyrchu'r _exampcyfeiriadur le_design ynghyd â'r IP, lle yw enw eich IP.
• Mae'r _exampcyfeiriadur le_design yn cynnwys y sgriptiau make_qii_design.tcl.
• Yr .qsys files ar gyfer defnydd mewnol yn ystod dylunio exampcenhedlaeth yn unig. Ni allwch olygu'r files.

Cynhyrchu'r Intel Quartus® Prime Design Example

Mae'r sgript make_qii_design.tcl yn cynhyrchu dyluniad synthesizable example ynghyd â phrosiect Intel Quartus® Prime, yn barod i'w lunio. I gynhyrchu dyluniad synthesizable example, dilynwch y camau hyn.

1. Ar ôl cynhyrchu'r IP ynghyd â'r dyluniad example files, rhedeg y sgript ganlynol yn y gorchymyn yn brydlon: quartus_sh -t make_qii_design.tcl.
2. Os ydych chi eisiau nodi dyfais union i'w defnyddio, defnyddiwch y gorchymyn canlynol: quartus_sh -t make_qii_design.tcl .

Mae'r sgript yn cynhyrchu cyfeiriadur qii sy'n cynnwys y prosiect ed_synth.qpf file. Gallwch agor a llunio'r prosiect hwn yn y meddalwedd Intel Quartus Prime.

Cyfeirnodau IP HYD Intel FPGA

OCT Gosodiadau Paramedr IP Intel FPGA

Paramedrau IP OCT

Enw	Gwerth	Disgrifiad
Nifer y blociau OCT	1 i 12	Yn pennu nifer y blociau OCT sydd i'w cynhyrchu. Y gwerth rhagosodedig yw 1.
Defnyddiwch enwau porthladd sy'n gydnaws yn ôl	On I ffwrdd	Gwiriwch hwn i ddefnyddio enwau lefel uchaf etifeddol sy'n gydnaws ag IP ALTOCT. Mae'r paramedr hwn wedi'i analluogi yn ddiofyn.
Modd OCT	Pŵer i fyny Defnyddiwr	Mae'n pennu a yw OCT yn un y gellir ei reoli gan y defnyddiwr ai peidio. Y gwerth rhagosodedig yw Pŵer i fyny.
bloc OCT x modd graddnodi	Sengl Dwbl POD	Yn pennu'r modd graddnodi ar gyfer yr OCT. X yn cyfateb i rif y bloc OCT. Y gwerth rhagosodedig yw Sengl.

Arwyddion IP Intel FPGA HYD

Arwyddion Rhyngwyneb Mewnbwn

Enw Arwydd	Cyfeiriad	Disgrifiad
rzqin	Mewnbwn	Cysylltiad mewnbwn o'r pad RZQ i'r bloc OCT. Mae pad RZQ wedi'i gysylltu â gwrthiant allanol. Mae'r bloc OCT yn defnyddio rhwystriant sy'n gysylltiedig â'r porthladd rzqin fel cyfeiriad i gynhyrchu'r cod graddnodi. Mae'r signal hwn ar gael ar gyfer moddau pŵer i fyny a defnyddwyr.
cloc	Mewnbwn	Cloc mewnbwn ar gyfer modd defnyddiwr OCT. Rhaid i'r cloc fod yn 20 MHz neu lai.
ailosod	Mewnbwn	Signal ailosod mewnbwn. Mae ailosod yn gydamserol.
cais_calibro	Mewnbwn	Fector mewnbwn ar gyfer [NUMBER_OF_OCT:0]. Mae pob darn yn cyfateb i floc OCT. Pan fydd ychydig wedi'i osod i 1, mae'r OCT cyfatebol yn graddnodi, yna symudwch y gair cod yn gyfresol i'r bloc rhesymeg terfynu. Rhaid cadw'r cais am ddau gylch cloc. Oherwydd cyfyngiadau caledwedd, rhaid i chi aros nes bod y fector calibration_shift_busy i fod yn sero nes bydd cais arall yn cael ei gyhoeddi; fel arall ni fydd eich cais yn cael ei brosesu.
graddnodi_shift_prysur	Allbwn	Fector allbwn ar gyfer [NUMBER_OF_OCT:0] yn nodi pa floc OCT sy'n gweithio ar raddnodi ar hyn o bryd a symud codau terfynu i'r bloc rhesymeg terfynu. Pan fydd did yn 1, mae'n nodi bod bloc OCT yn graddnodi ac yn symud y gair cod i'r bloc rhesymeg terfynu.
calibro_prysur	Allbwn	Fector allbwn ar gyfer [NUMBER_OF_OCT:0] yn nodi pa floc OCT sy'n gweithio ar raddnodi ar hyn o bryd. Pan fydd did yn 1, mae'n nodi bod bloc OCT yn calibro
oct__cyfres_rheoli terfynu[15:0]	Allbwn	Signal allbwn 16-did, gyda yn amrywio o 0 i 11. Mae'r signal hwn yn cysylltu â phorthladd rheoli terfyniad y gyfres ar y byffer mewnbwn/allbwn. Mae'r porthladd hwn yn anfon y cod terfynu cyfres sy'n graddnodi Rs.
oct_ _parallel_termination_ control[15:0]	Allbwn	Signal allbwn 16-did, gyda yn amrywio o 0 i 11. Mae'r signal hwn yn cysylltu â'r porthladd rheoli terfynu cyfochrog ar y byffer mewnbwn/allbwn. Mae'r porthladd hwn yn anfon y cod terfynu cyfochrog sy'n graddnodi Rt.

Aseiniadau QSF

Mae gan ddyfeisiau Intel Stratix 10, Intel Arria 10, ac Intel Cyclone 10 GX y gosodiadau Intel Quartus Prime canlynol sy'n gysylltiedig â therfynu file (.qsf) aseiniadau:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

Aseiniadau QSF

Aseiniad QSF	Manylion
INPUT_TERMINATION OUTPUT_TERMINATION	Mae'r aseiniad terfynu mewnbwn/allbwn yn pennu'r gwerth terfynu mewn ohm ar y pin dan sylw. Example:
	set_instance_assignment -name INPUT_TERMINATION -i set_instance_assignment -name OUTPUT_TERMINATION -i
	Er mwyn galluogi'r pyrth terfynu cyfres/cyfochrog, cynhwyswch yr aseiniadau hyn, sy'n nodi'r gyfres a'r gwerthoedd terfynu cyfochrog ar gyfer y pinnau. Gwnewch yn siŵr eich bod yn cysylltu'r rheolaeth terfynu cyfres a'r porthladdoedd rheoli terfynu cyfochrog o'r OCT Intel FPGA IP i'r GPIO Intel FPGA IP. Example:
	set_instance_assignment -name INPUT_TERMINATION “ PARALLEL OHM GYDA CHALIBRO” -i set_instance_assignment -name OUTPUT_TERMINATION “ CYFRES OHM GYDA CHALIBRO” -i
TERMINATION_CONTROL_BL OCK	Yn cyfarwyddo'r Gosodwr i wneud y cysylltiad cywir o'r bloc OCT a ddymunir i'r pinnau penodedig. Mae'r aseiniad hwn yn ddefnyddiol pan nad yw byfferau I/O yn cael eu gosod ar unwaith a bod angen i chi gysylltu'r pinnau â bloc OCT penodol. Example:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -i
RZQ_GROUP	Cefnogir yr aseiniad hwn mewn dyfeisiau Intel Stratix 10, Intel Arria 10, ac Intel Cyclone 10 GX yn unig. Mae'r aseiniad hwn yn creu IP OCT heb addasu'r RTL. Mae'r Ffitiwr yn chwilio am enw'r pin rzq yn y rhestr rhwyd. Os nad yw'r pin yn bodoli, mae'r Ffitiwr yn creu enw'r pin ynghyd â'r IP OCT a'i gysylltiadau cyfatebol. Mae hyn yn eich galluogi i greu grŵp o binnau i'w graddnodi gan OCT sy'n bodoli neu nad yw'n bodoli ac mae'r Gosodwr yn sicrhau cyfreithlondeb y dyluniad. Example:
	set_instance_assignment -enw RZQ_GROUP -i

Gall terfynu fodoli ar glustogau mewnbwn ac allbwn, ac weithiau ar yr un pryd. Mae dau ddull o gysylltu grwpiau pin â bloc OCT:

• Defnyddiwch aseiniad .qsf i ddangos pa bin (bws) sy'n gysylltiedig â pha floc OCT. Gallwch ddefnyddio'r aseiniad TERMINATION_CONTROL_BLOCK neu RZQ_GROUP. Mae'r aseiniad blaenorol yn cysylltu pin ag OCT wedi'i amrantu yn yr RTL tra bod yr olaf yn cysylltu'r pin ag OCT sydd newydd ei greu heb addasu'r RTL.
• Cychwynnwch y cyntefig byffer I/O ar y lefel uchaf a'u cysylltu â'r blociau OCT priodol.

Nodyn: Gall pob banc I/O sydd â’r un VCCIO rannu un bloc OCT hyd yn oed os oes gan y banc I/O penodol hwnnw ei floc OCT ei hun. Gallwch gysylltu unrhyw nifer o binnau I/O sy'n cefnogi terfyniad wedi'i raddnodi â bloc OCT. Sicrhewch eich bod yn cysylltu I/Os â ffurfweddiad cydnaws â bloc OCT. Rhaid i chi hefyd sicrhau bod gan y bloc OCT a'i I/O cyfatebol yr un gwerthoedd terfynu VCCIO a chyfres neu gyfochrog. Gyda'r gosodiadau hyn, mae'r Ffitiwr yn gosod y bloc I/Os ac OCT yn yr un golofn. Mae meddalwedd Intel Quartus Prime yn cynhyrchu negeseuon rhybuddio os nad oes pin wedi'i gysylltu â'r bloc.

Llif Mudo IP ar gyfer Dyfeisiau Arria V, Seiclon V, a Stratix V

Mae'r llif mudo IP yn eich galluogi i fudo'r IP ALTOCT o ddyfeisiau Arria V, Seiclon V, a Stratix V i ddyfeisiau OCT Intel FPGA IP o Intel Stratix 10, Intel Arria 10, neu Intel Cyclone 10 GX. Mae'r llif mudo IP yn ffurfweddu'r IP OCT i gyd-fynd â gosodiadau'r ALTOCT IP, gan ganiatáu i chi adfywio'r IP.

Nodyn: Mae'r IP hwn yn cefnogi'r llif mudo IP mewn modd graddnodi OCT sengl yn unig. Os ydych chi'n defnyddio modd graddnodi dwbl neu POD, nid oes angen i chi fudo'r IP.

Mudo Eich IP ALTOCT i IP Intel FPGA OCT

I symud eich IP ALTOCT i'r IP OCT, dilynwch y camau hyn

1. Agorwch eich IP ALTOCT yn y Catalog IP.
2. Yn y teulu dyfais a ddewiswyd ar hyn o bryd, dewiswch Stratix 10, Arria 10, neu Seiclon 10 GX.
3. Cliciwch Gorffen i agor yr IP OCT yn y golygydd paramedr. Mae'r golygydd paramedr yn ffurfweddu gosodiadau IP OCT yn debyg i osodiadau IP ALTOCT.
4. Os oes unrhyw osodiadau anghydnaws rhwng y ddau, dewiswch osodiadau newydd a gefnogir.
5. Cliciwch Gorffen i adfywio'r IP.
6. Amnewid eich amrantiad IP ALTOCT yn RTL gyda'r IP OCT.

Nodyn: Mae'n bosibl na fydd enwau porthladdoedd IP OCT yn cyfateb i enwau porthladdoedd IP ALTOCT. Felly, nid yw newid yr enw IP yn syml yn yr amrantiad yn ddigon.

HYD Archifau Canllaw Defnyddwyr IP Intel FPGA

Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.

Fersiwn Craidd IP	Canllaw Defnyddiwr
17.1	Canllaw Defnyddiwr Craidd Intel FPGA OCT IP

Hanes Adolygu Dogfennau ar gyfer Canllaw Defnyddiwr IP Intel FPGA OCT

Fersiwn y Ddogfen	Fersiwn Intel Quartus Prime	Fersiwn IP	Newidiadau
2019.07.03	19.2	19.1	Cefnogaeth ychwanegol ar gyfer dyfeisiau Intel Stratix 10. Wedi diweddaru'r enwau IP canlynol: “Intel FPGA OCT” i “OCT Intel FPGA IP”  “Intel FPGA GPIO” i “GPIO Intel FPGA IP” Wedi diweddaru'r signal s2pload: Wedi tynnu s2pload o'r signalau defnyddiwr sydd ar gael. Disgrifiadau wedi'u diweddaru ynghylch ymddygiad signal s2pload.

 

Dyddiad	Fersiwn	Newidiadau
Tachwedd 2017	2017.11.06	Cefnogaeth ychwanegol ar gyfer dyfeisiau Intel Cyclone 10 GX. Wedi'i ailenwi'n graidd IP Altera OCT i graidd IP Intel FPGA OCT. Wedi'i ailenwi'n Qsys yn Ddylunydd Llwyfan. Testun wedi'i ddiweddaru ar gyfer ailfrandio Intel ychwanegol.
Mai 2017	2017.05.08	Wedi'i ailfrandio fel Intel.
Rhagfyr 2015	2015.12.07	Wedi newid achosion o “mega function” i “IP core”. Wedi newid achosion o Cwartws II i Quartus Prime. Golygiadau amrywiol i gynnwys a dolenni i wella arddull ac eglurder.
Awst, 2014	2014.08.18	Ychwanegwyd gwybodaeth am raddnodi OCT yn y modd defnyddiwr. Wedi diweddaru'r signalau a pharamedrau craidd IP: core_rzqin_export wedi newid i rzqin core_series_termination_control_export wedi newid i oct__cyfres_rheoli terfynu[15:0] newidiwyd core_parallel_termination_control_export i oct__parallel_termination_control[15:0]
Tachwedd 2013	2013.11.29	Rhyddhad cychwynnol.

ID: 683708
Fersiwn: 2019.07.03

Dogfennau / Adnoddau

Intel HYD FPGA IP [pdfCanllaw Defnyddiwr IP FPGA HYD, OCT, FPGA IP

Cyfeiriadau

• Llawlyfr Defnyddiwr