eCPRI Intel ® FPGA Dylunio IP
Exampgyda Canllaw Defnyddiwr
Wedi'i ddiweddaru ar gyfer Intel®
Quartus®
Suite Dylunio Prime: 23.1
Fersiwn IP: 2.0.3
Canllaw Cychwyn Cyflym
Mae craidd gwell Rhyngwyneb Radio Cyhoeddus Cyffredin (eCPRI) Intel® FPGA IP yn gweithredu fersiwn manyleb eCPRI 2.0. Mae'r eCPRI Intel FPGA IP yn darparu mainc brawf efelychu a dyluniad caledwedd blaenorolample sy'n cefnogi llunio a phrofi caledwedd. Pan fyddwch chi'n cynhyrchu'r dyluniad example, mae'r golygydd paramedr yn creu'r files angenrheidiol i efelychu, llunio, a phrofi'r dyluniad example mewn caledwedd.
Mae'r dyluniad caledwedd a luniwyd exampmae le yn rhedeg ar:
- Pecyn Datblygu FPGA Cyfres I Intel Agilex ™ 7
- Pecyn Datblygu Intel Agilex 7 I-Series Transceiver-SoC
- Pecyn Datblygu Transceiver-SoC Cyfres-F Intel Agilex 7
- Pecyn Datblygu Uniondeb Signal Transceiver Intel Stratix® 10 GX ar gyfer y dyluniad teils H blaenorolamples
- Pecyn Datblygu Uniondeb Signalau Transceiver Intel Stratix 10 TX ar gyfer y dyluniad E-deils cynamples
- Pecyn Datblygu Uniondeb Signalau Transceiver Intel Arria® 10 GX
Mae Intel yn darparu fersiwn casgliad yn unigampgyda phrosiect y gallwch ei ddefnyddio i amcangyfrif maes craidd ac amseriad IP yn gyflym.
Mae'r fainc brawf a dyluniad cynample yn cefnogi cyfraddau data 25G a 10G ar gyfer Intel Stratix 10 H-teils neu E-deils ac Intel Agilex 7 E-teils neu amrywiadau dyfais F-teils o'r IP eCPRI.
Nodyn: Mae dyluniad IP eCPRI cynample gyda swyddogaeth rhyngweithio (IWF) dim ond ar gael ar gyfer cyfradd didau llinell 9.8 Gbps CPRI yn y datganiad cyfredol.
Nodyn: Mae dyluniad IP eCPRI cynampNid yw le yn cefnogi ad-drefnu deinamig ar gyfer cyfradd data 10G mewn dyluniadau Intel Arria 10.
Mae dyluniad craidd IP eCPRI FPGA IP exampMae le yn cefnogi'r nodweddion canlynol:
- Modd dolen cyfresol TX i RX mewnol
- Generadur traffig a gwiriwr
- Galluoedd gwirio pecynnau sylfaenol
- Y gallu i ddefnyddio System Consol i redeg y dyluniad ac ailosod y dyluniad at ddiben ail-brofi
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO 9001:2015 Cofrestredig
Ffigur 1. Camau Datblygu ar gyfer y Dyluniad Example
Gwybodaeth Gysylltiedig
- Canllaw Defnyddiwr IP eCPRI Intel FPGA
- Nodiadau Rhyddhau IP eCPRI Intel FPGA
1.1. Gofynion Caledwedd a Meddalwedd
I brofi y cynampGyda dylunio, defnyddiwch y caledwedd a'r meddalwedd canlynol:
- Fersiwn meddalwedd Intel Quartus® Prime Pro Edition 23.1
- Consol System
- Efelychwyr â Chymorth:
— Siemens* EDA QuestaSim*
— Synopsys* VCS*
— Crynodeb VCS MX
— Aldec * Riviera- PRO*
— Diweddeb* Xcelium* - Pecyn Datblygu:
— Pecyn Datblygu FPGA Cyfres I Intel Agilex 7
— Pecyn Datblygu Intel Agilex 7 I-Series Transceiver-SoC
— Pecyn Datblygu Transceiver-SoC Cyfres-F Intel Agilex 7
— Pecyn Datblygu Uniondeb Signal Transceiver Intel Stratix 10 GX ar gyfer y dyluniad amrywiad dyfais teils H cynample
- Datblygiad Uniondeb Signal Transceiver Intel Stratix 10 TX ar gyfer y dyluniad amrywiad dyfais E-deils cynample
— Pecyn Datblygu Uniondeb Signalau Trosglwyddydd Intel Arria 10 GX
Gwybodaeth Gysylltiedig
- Canllaw Defnyddiwr Pecyn Datblygu FPGA Intel Agilex 7 I-Series
- Canllaw Defnyddiwr Pecyn Datblygu Intel Agilex 7 I-Series Transceiver-SoC
- Canllaw Defnyddiwr Pecyn Datblygu Intel Agilex 7 F-Series Transceiver-SoC
- Canllaw i Ddefnyddiwr Pecyn Datblygu Uniondeb Signalau Intel Stratix 10 GX Transceiver
- Canllaw i Ddefnyddiwr Pecyn Datblygu Uniondeb Signalau Intel Stratix 10 TX
- Canllaw i Ddefnyddiwr Pecyn Datblygu Uniondeb Signalau Intel Arria 10 GX Transceiver
1.2. Cynhyrchu'r Dyluniad
Rhagofyniad: Unwaith y byddwch yn derbyn yr eCPRI web-craidd IP, arbed y web-gosodwr craidd i'r ardal leol. Rhedeg y gosodwr gyda Windows / Linux. Pan ofynnir, gosodwch y webyn greiddiol i'r un lleoliad â ffolder Intel Quartus Prime.
Mae'r eCPRI Intel FPGA IP bellach yn ymddangos yn y Catalog IP.
Os nad oes gennych brosiect Intel Quartus Prime Pro Edition eisoes i integreiddio'ch craidd IP eCPRI Intel FPGA IP, rhaid i chi greu un.
- Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch File ➤ Dewin Prosiect Newydd i greu prosiect Intel Quartus Prime newydd, neu cliciwch File ➤ Prosiect Agored i agor prosiect Intel Quartus Prime sy'n bodoli eisoes. Mae'r dewin yn eich annog i nodi dyfais.
- Nodwch y teulu dyfais a dyfais sy'n bodloni'r gofynion gradd cyflymder.
- Cliciwch Gorffen.
- Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar eCPRI Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
Dilynwch y camau hyn i gynhyrchu dyluniad caledwedd IP eCPRI example a testbench:
- Yn y Catalog IP, lleolwch a chliciwch ddwywaith ar eCPRI Intel FPGA IP. Mae'r ffenestr Amrywiad IP Newydd yn ymddangos.
- Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
Ffigur 2. Example Design Tab yn y Intel FPGA Golygydd Paramedr IP eCPRI
- Nodwch enw lefel uchaf ar gyfer eich amrywiad IP personol. Mae'r golygydd paramedr yn arbed y gosodiadau amrywiad IP mewn a file enwir .ip.
- Cliciwch OK. Mae'r golygydd paramedr yn ymddangos.
- Ar y tab Cyffredinol, nodwch y paramedrau ar gyfer eich amrywiad craidd IP.
Nodyn: • Rhaid i chi droi paramedr Ffrydio ymlaen yn y golygydd paramedr IP eCPRI pan fyddwch chi'n cynhyrchu'r dyluniad exampgyda pharamedr cymorth Swyddogaeth Ryngweithio (IWF) wedi'i alluogi,
• Rhaid i chi osod Cyfradd Didau Llinell CPRI (Gbit/s) i Eraill wrth gynhyrchu'r dyluniad exampgyda pharamedr cymorth Swyddogaeth Ryngweithio (IWF) wedi'i alluogi. - Ar yr Example Design tab, dewiswch yr opsiwn efelychu i gynhyrchu'r fainc brawf, dewiswch yr opsiwn synthesis i gynhyrchu'r caledwedd exampdylunio, a dewis opsiwn synthesis ac efelychu i gynhyrchu'r fainc brawf a'r dyluniad caledwedd example.
- Ar gyfer Iaith ar gyfer efelychiad lefel uchaf file, dewiswch Verilog neu VHDL.
Nodyn: Mae'r opsiwn hwn ar gael dim ond pan fyddwch chi'n dewis opsiwn Efelychu ar gyfer eich cynampdylunio. - Ar gyfer Iaith ar gyfer synthesis lefel uchaf file, dewiswch Verilog neu VHDL.
Nodyn: Mae'r opsiwn hwn ar gael dim ond pan fyddwch chi'n dewis opsiwn Synthesis ar gyfer eich cynampdylunio. - Ar gyfer Nifer y Sianeli, gallwch nodi nifer y sianeli (1 i 4) a fwriedir ar gyfer eich dyluniad. Y gwerth diofyn yw 1.
- Cliciwch Generate Example Dylunio. Mae'r Select Example Design Directory ffenestr yn ymddangos.
- Os ydych chi am addasu'r dyluniad exampgyda llwybr cyfeiriadur neu enw o'r rhagosodiadau a ddangosir (ecpri_0_testbench), porwch i'r llwybr newydd a theipiwch y dyluniad newydd example enw cyfeiriadur.
- Cliciwch OK.
Gwybodaeth Gysylltiedig
Canllaw Defnyddiwr IP eCPRI Intel FPGA
1.3. Strwythur Cyfeiriadur
Mae dyluniad craidd IP eCPRI cynample file cyfeirlyfrau yn cynnwys y canlynol a gynhyrchwyd files ar gyfer y cynllun example.
Ffigur 3. Strwythur Cyfeiriadur y Cyn Gynhyrchedigample Dylunio
Nodyn:
- Dim ond yn bresennol mewn dyluniad Intel Arria 10 IP exampamrywiad.
- Dim ond yn bresennol yn Intel Stratix 10 (Teilsen H neu E-teils) dylunio IP exampamrywiad.
- Dim ond yn bresennol mewn dylunio Intel Agilex E-teils IP exampamrywiad.
Tabl 1. eCPRI Intel FPGA IP Core Testbench File Disgrifiadau
| File Enwau | Disgrifiad |
| Mainc Prawf Allweddol ac Efelychu Files | |
| <design_example_dir>/efelychu/testbench/ ecpri_tb.sv | Mainc brawf lefel uchaf file. Mae'r fainc brawf yn cychwyn y papur lapio DUT ac yn rhedeg tasgau Verilog HDL i gynhyrchu a derbyn pecynnau. |
| <design_example_dir>/simulation/testbench/ecpri_ed.sv | Deunydd lapio DUT sy'n cyflymu DUT a chydrannau testbench eraill. |
| <design_example_dir>/simulation/ed_fw/flow.c | Ffynhonnell cod-C file. |
| Sgriptiau Testbench | |
| <design_example_dir>/simulation/setup_scripts/mentor/run_vsim.do | Sgript Siemens EDA QuestaSim i redeg y fainc brawf. |
| <design_example_dir>/simulation/setup_scripts/synopsys/vcs/run_vcs.sh | Sgript Synopsys VCS i redeg y fainc brawf. |
| <design_example_dir>/simulation/setup_scripts/synopsys/vcsmx/run_vcsmx.sh | Mae sgript Synopsys VCS MX (cyfunol Verilog HDL a SystemVerilog gyda VHDL) i redeg y fainc brawf. |
| <design_example_dir>/efelychu/setup_scripts/aldec/run_rivierapro.tcl | Sgript Aldec* Riviera-PRO i redeg y fainc brawf. |
| <design_example_dir>/simulation/setup_scripts/xcelium/run_xcelium.sh | Y sgript Cadence* Xcelium i redeg y fainc brawf. |
Tabl 2. eCPRI Intel FPGA IP Craidd Dylunio Caledwedd Example File Disgrifiadau
| File Enwau | Disgrifiadau |
| <design_example_dir>/synthesis/quartus/ecpri_ed.qpf | Prosiect Intel Quartus Prime file. |
| <design_example_dir>/synthesis/quartus/ecpri_ed.qsf | Gosodiad prosiect Intel Quartus Prime file. |
| <design_example_dir>/synthesis/quartus/ecpri_ed.sdc | Crynodeb Cyfyngiadau Dylunio files. Gallwch gopïo ac addasu'r rhain files ar gyfer eich dyluniad Intel Stratix 10 eich hun. |
| <design_example_dir>/synthesis/testbench/ecpri_ed_top.sv | Lefel uchaf Verilog HDL dylunio cynample file. |
| <design_example_dir>/synthesis/testbench/ecpri_ed.sv | Deunydd lapio DUT sy'n cyflymu DUT a chydrannau testbench eraill. |
| <design_example_dir>/synthesis/quartus/ecpri_s10.tcl | Prif file ar gyfer cyrchu System Console (Ar gael mewn dyluniadau teils H ac E-deils Intel Stratix 10). |
| <design_example_dir>/synthesis/quartus/ecpri_a10.tcl | Prif file ar gyfer cyrchu System Console (Ar gael mewn dyluniadau Intel Arria 10). |
| <design_example_dir>/synthesis/quartus/ ecpri_agilex.tcl | Prif file ar gyfer cyrchu System Console (Ar gael mewn dyluniadau Intel Agilex 7). |
1.4. Efelychu'r Dyluniad Example Testbench
Ffigur 4. Gweithdrefn
Dilynwch y camau hyn i efelychu'r fainc brawf:
- Yn yr anogwr gorchymyn, newidiwch i'r cyfeiriadur efelychu testbenchample_dir>/efelychu/setup_scripts.
- Ar gyfer amrywiadau dyfais teils F Intel Agilex, dilynwch y camau hyn:
a. Llywiwch i'rample_dir> / efelychiad / cyfeiriadur quartus a rhedeg y ddau orchymyn hyn isod: quartus_ipgenerate -run_default_mode_op ecpri_ed -c ecpri_ed quartus_tlg ecpri_ed
Fel arall, gallwch agor y prosiect ecpri_ed.qpf yn Intel Quartus Prime Pro Edition a pherfformio'r casgliad tan Support Logic Generation stage.
b. Llywiwch i'rample_dir>/efelychu/setup_scripts cyfeiriadur.
c. Rhedeg y gorchymyn canlynol: ip-setup-simulation -–quartus-project=../quartus/ecpri_ed.qpf - Rhedeg y sgript efelychu ar gyfer yr efelychydd a gefnogir o'ch dewis. Mae'r sgript yn llunio ac yn rhedeg y fainc brawf yn yr efelychydd. Cyfeiriwch at y tabl Camau i Efelychu'r Fainc Prawf.
Nodyn: Dim ond gydag efelychwyr QuestaSim a VCS MX y mae cymorth iaith VHDL ar gyfer efelychu ar gael. Mae cymorth iaith Verilog ar gyfer efelychiad ar gael ar gyfer yr holl efelychwyr a restrir yn Nhabl:Camau i Efelychu'r Testbench. - Dadansoddwch y canlyniadau. Mae'r fainc brawf lwyddiannus yn anfon ac yn derbyn pecynnau, ac yn dangos “PASWYD”.
Tabl 3. Camau i Efelychu'r Fainc Prawf
| Efelychydd | Cyfarwyddiadau |
| QuestaSim | Yn y llinell orchymyn, teipiwch vsim -do run_vsim.do Os yw'n well gennych efelychu heb fagu'r QuestaSim GUI, teipiwch vsim -c -do run_vsim.do |
| VCS | • Yn y llinell orchymyn, teipiwch sh run_vcs.sh • Llywiwch i'rample_dir>/simulation/setup_scripts/ synopsys/vcs a rhedeg y gorchymyn canlynol: sh run_vcs.sh |
| VCS MX | Yn y llinell orchymyn, teipiwch sh run_vcsmx.sh |
| Riviera-PRO | Yn y llinell orchymyn, teipiwch vsim -c -do run_rivierapro.tcl Nodyn: Dim ond yn cael ei gefnogi yn amrywiadau dylunio teils H Intel Stratix 10. |
| Xcelium(1) | Yn y llinell orchymyn, teipiwch sh run_xcelium.sh |
- Ni chefnogir yr efelychydd hwn ar gyfer dyluniad eCPRI Intel FPGA IP exampCynhyrchwyd gyda nodwedd IWF wedi'i alluogi.
Sampgyda Allbwn: Mae'r sampMae allbwn yn dangos rhediad prawf efelychu llwyddiannus o ddyluniad IP eCPRI example heb nodwedd IWF wedi'i alluogi gyda Nifer y Sianeli = 4:
# Aros am aliniad RX
# RX desgiw dan glo
# Aliniad lôn RX wedi'i gloi
# Aros am fai cyswllt yn glir
# Nam cyswllt yn glir
# MAC Source Cyfeiriad 0_0 Sianel 0: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 0: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 0: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 0: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 0: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 0: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 0: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 0: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 0: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 0: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 0: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 0: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 0: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 0: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 0: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 0: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 0: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 0: 0000ddee
# eCPRI Sianel Reoli Gyffredin 0: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 0: 00000241
# fersiwn eCPRI Sianel 0:2
# MAC Source Cyfeiriad 0_0 Sianel 1: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 1: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 1: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 1: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 1: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 1: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 1: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 1: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 1: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 1: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 1: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 1: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 1: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 1: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 1: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 1: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 1: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 1: 0000ddee
# eCPRI Sianel Reoli Gyffredin 1: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 1: 00000241
# fersiwn eCPRI Sianel 1:2
# MAC Source Cyfeiriad 0_0 Sianel 2: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 2: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 2: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 2: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 2: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 2: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 2: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 2: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 2: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 2: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 2: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 2: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 2: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 2: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 2: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 2: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 2: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 2: 0000ddee
# eCPRI Sianel Reoli Gyffredin 2: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 2: 00000241
# fersiwn eCPRI Sianel 2:2
# MAC Source Cyfeiriad 0_0 Sianel 3: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 3: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 3: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 3: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 3: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 3: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 3: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 3: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 3: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 3: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 3: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 3: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 3: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 3: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 3: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 3: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 3: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 3: 0000ddee
# eCPRI Sianel Reoli Gyffredin 3: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 3: 00000241
# fersiwn eCPRI Sianel 3:2
# __________________________________________________________
# INFO: Allan o statws ailosod
# __________________________________________________________
#
#
# Sianel 0 eCPRI TX SOPs cyfrif : 0
# Sianel 0 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 0 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 0 eCPRI RX EOPs yn cyfrif: 0
# Sianel 0 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 0 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 0 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 0 : 0
# Cyfrif SOPs RX Allanol Sianel 0 : 0
# Cyfrif EOPs RX Allanol Sianel 0 : 0
# Sianel 1 eCPRI TX SOPs cyfrif : 0
# Sianel 1 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 1 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 1 eCPRI RX EOPs yn cyfrif: 0
# Sianel 1 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 1 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 1 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 1 : 0
# Cyfrif SOPs RX Allanol Sianel 1 : 0
# Cyfrif EOPs RX Allanol Sianel 1 : 0
# Sianel 2 eCPRI TX SOPs cyfrif : 0
# Sianel 2 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 2 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 2 eCPRI RX EOPs yn cyfrif: 0
# Sianel 2 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 2 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 2 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 2 : 0
# Cyfrif SOPs RX Allanol Sianel 2 : 0
# Cyfrif EOPs RX Allanol Sianel 2 : 0
# Sianel 3 eCPRI TX SOPs cyfrif : 0
# Sianel 3 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 3 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 3 eCPRI RX EOPs yn cyfrif: 0
# Sianel 3 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 3 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 3 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 3 : 0
# Cyfrif SOPs RX Allanol Sianel 3 : 0
# Cyfrif EOPs RX Allanol Sianel 3 : 0
# __________________________________________________________
# INFO: Dechrau trawsyrru pecynnau
# __________________________________________________________
#
#
# INFO: Aros i'r trosglwyddiad traffig Channel 0 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 0 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 0 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 0 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 0 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 0 eCPRI Allanol TX
# INFO: Aros i'r trosglwyddiad traffig Channel 1 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 1 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 1 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 1 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 1 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 1 eCPRI Allanol TX
# INFO: Aros i'r trosglwyddiad traffig Channel 2 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 2 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 2 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 2 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 2 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 2 eCPRI Allanol TX
# INFO: Aros i'r trosglwyddiad traffig Channel 3 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 3 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 3 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 3 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 3 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 3 eCPRI Allanol TX
# __________________________________________________________
# GWYBODAETH: Rhoi'r gorau i drosglwyddo pecynnau
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: Gwirio ystadegau pecynnau
# __________________________________________________________
#
#
# Sianel 0 eCPRI SOPs a drosglwyddir: 300
# Sianel 0 eCPRI EOPs a drosglwyddwyd: 300
Derbyniwyd # SOPs eCPRI Channel 0: 300
Derbyniodd # EOPs eCPRI Channel 0: 300
# Channel 0 eCPRI Gwall wedi'i adrodd: 0
# Sianel 0 PTP SOPs allanol a drosglwyddir: 4
# Sianel 0 PTP EOPs allanol a drosglwyddir: 4
# Sianel 0 MISC SOPs allanol a drosglwyddir: 128
# Sianel 0 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 0 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 0: 132
# Derbyniwyd SOPs PTP Allanol Channel 0: 4
# Derbyniwyd EOPs PTP allanol Channel 0: 4
# Channel 0 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 0: 128
# Adroddwyd am Gwall Allanol Channel 0: 0
# Channel 0 External Timestamp Adroddwyd am wall olion bysedd: 0
# Sianel 1 eCPRI SOPs a drosglwyddir: 300
# Sianel 1 eCPRI EOPs a drosglwyddwyd: 300
Derbyniwyd # SOPs eCPRI Channel 1: 300
Derbyniodd # EOPs eCPRI Channel 1: 300
# Channel 1 eCPRI Gwall wedi'i adrodd: 0
# Sianel 1 PTP SOPs allanol a drosglwyddir: 4
# Sianel 1 PTP EOPs allanol a drosglwyddir: 4
# Sianel 1 MISC SOPs allanol a drosglwyddir: 128
# Sianel 1 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 1 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 1: 132
# Derbyniwyd SOPs PTP Allanol Channel 1: 4
# Derbyniwyd EOPs PTP allanol Channel 1: 4
# Channel 1 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 1: 128
# Adroddwyd am Gwall Allanol Channel 1: 0
# Channel 1 External Timestamp Adroddwyd am wall olion bysedd: 0
# Sianel 2 eCPRI SOPs a drosglwyddir: 300
# Sianel 2 eCPRI EOPs a drosglwyddwyd: 300
Derbyniwyd # SOPs eCPRI Channel 2: 300
Derbyniodd # EOPs eCPRI Channel 2: 300
# Channel 2 eCPRI Gwall wedi'i adrodd: 0
# Sianel 2 PTP SOPs allanol a drosglwyddir: 4
# Sianel 2 PTP EOPs allanol a drosglwyddir: 4
# Sianel 2 MISC SOPs allanol a drosglwyddir: 128
# Sianel 2 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 2 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 2: 132
# Derbyniwyd SOPs PTP Allanol Channel 2: 4
# Derbyniwyd EOPs PTP allanol Channel 2: 4
# Channel 2 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 2: 128
# Adroddwyd am Gwall Allanol Channel 2: 0
# Channel 2 External Timestamp Adroddwyd am wall olion bysedd: 0
# Sianel 3 eCPRI SOPs a drosglwyddir: 300
# Sianel 3 eCPRI EOPs a drosglwyddwyd: 300
Derbyniwyd # SOPs eCPRI Channel 3: 300
Derbyniodd # EOPs eCPRI Channel 3: 300
# Channel 3 eCPRI Gwall wedi'i adrodd: 0
# Sianel 3 PTP SOPs allanol a drosglwyddir: 4
# Sianel 3 PTP EOPs allanol a drosglwyddir: 4
# Sianel 3 MISC SOPs allanol a drosglwyddir: 128
# Sianel 3 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 3 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 3: 132
# Derbyniwyd SOPs PTP Allanol Channel 3: 4
# Derbyniwyd EOPs PTP allanol Channel 3: 4
# Channel 3 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 3: 128
# Adroddwyd am Gwall Allanol Channel 3: 0
# Channel 3 External Timestamp Adroddwyd am wall olion bysedd: 0
# __________________________________________________________
# GWYBODAETH: Prawf PASWYD
#
# __________________________________________________________
Sampgyda Allbwn: Mae'r sampMae allbwn yn dangos rhediad prawf efelychu llwyddiannus o ddyluniad IP eCPRI exampgyda nodwedd IWF wedi'i alluogi gyda Nifer y Sianeli = 4:
# Galluogi CPRI TX
# Sianel CPRI 0 L1_CONFIG : 00000001
# Sianel CPRI 0 CPRI_CORE_CM_CONFIG : 00001ed4
# Sianel CPRI 1 L1_CONFIG : 00000001
# Sianel CPRI 1 CPRI_CORE_CM_CONFIG : 00001ed4
# Sianel CPRI 2 L1_CONFIG : 00000001
# Sianel CPRI 2 CPRI_CORE_CM_CONFIG : 00001ed4
# Sianel CPRI 3 L1_CONFIG : 00000001
# Sianel CPRI 3 CPRI_CORE_CM_CONFIG : 00001ed4
# Aros am aliniad RX
# RX desgiw dan glo
# Aliniad lôn RX wedi'i gloi
# Aros am fai cyswllt yn glir
# Nam cyswllt yn glir
# MAC Source Cyfeiriad 0_0 Sianel 0: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 0: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 0: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 0: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 0: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 0: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 0: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 0: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 0: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 0: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 0: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 0: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 0: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 0: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 0: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 0: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 0: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 0: 0000ddee
# eCPRI Sianel Reoli Gyffredin 0: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 0: 00000241
# fersiwn eCPRI Sianel 0:2
# MAC Source Cyfeiriad 0_0 Sianel 1: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 1: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 1: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 1: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 1: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 1: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 1: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 1: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 1: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 1: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 1: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 1: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 1: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 1: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 1: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 1: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 1: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 1: 0000ddee
# eCPRI Sianel Reoli Gyffredin 1: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 1: 00000241
# fersiwn eCPRI Sianel 1:2
# MAC Source Cyfeiriad 0_0 Sianel 2: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 2: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 2: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 2: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 2: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 2: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 2: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 2: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 2: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 2: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 2: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 2: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 2: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 2: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 2: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 2: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 2: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 2: 0000ddee
# eCPRI Sianel Reoli Gyffredin 2: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 2: 00000241
# fersiwn eCPRI Sianel 2:2
# MAC Source Cyfeiriad 0_0 Sianel 3: 33445566
# MAC Source Cyfeiriad 0_1 Sianel 3: 00007788
# MAC Cyfeiriad Cyrchfan 0_0 Sianel 3: 33445566
# MAC Cyfeiriad Cyrchfan 0_1 Sianel 3: 00007788
# MAC Cyfeiriad Cyrchfan 1_0 Sianel 3: 11223344
# MAC Cyfeiriad Cyrchfan 1_1 Sianel 3: 00005566
# MAC Cyfeiriad Cyrchfan 2_0 Sianel 3: 22334455
# MAC Cyfeiriad Cyrchfan 2_1 Sianel 3: 00006677
# MAC Cyfeiriad Cyrchfan 3_0 Sianel 3: 44556677
# MAC Cyfeiriad Cyrchfan 3_1 Sianel 3: 00008899
# MAC Cyfeiriad Cyrchfan 4_0 Sianel 3: 66778899
# MAC Cyfeiriad Cyrchfan 4_1 Sianel 3: 0000aabb
# MAC Cyfeiriad Cyrchfan 5_0 Sianel 3: 778899aa
# MAC Cyfeiriad Cyrchfan 5_1 Sianel 3: 0000bbcc
# MAC Cyfeiriad Cyrchfan 6_0 Sianel 3: 8899aabb
# MAC Cyfeiriad Cyrchfan 6_1 Sianel 3: 0000ccdd
# MAC Cyfeiriad Cyrchfan 7_0 Sianel 3: 99aabbcc
# MAC Cyfeiriad Cyrchfan 7_1 Sianel 3: 0000ddee
# eCPRI Sianel Reoli Gyffredin 3: 00000041
# Galluogi ymyriadau eCPRI Common Control Channel 3: 00000241
# fersiwn eCPRI Sianel 3:2
# Aros i CPRI gyflawni cyflwr cysylltu HSYNC
# CPRI Channel 0 cyflwr HSYNC wedi'i gyflawni
# CPRI Channel 1 cyflwr HSYNC wedi'i gyflawni
# CPRI Channel 2 cyflwr HSYNC wedi'i gyflawni
# CPRI Channel 3 cyflwr HSYNC wedi'i gyflawni
# 11100250000 Ysgrifennwch 1 i nego_bitrate_complete
# 11100650000 Pleidleisio PROT_VER Sianel 0
# __________________________________________________________
# 11100850000 Cofrestr pleidleisio: a0000010
# __________________________________________________________
# 13105050000 Pleidleisio PROT_VER Sianel 1
# __________________________________________________________
# 13105250000 Cofrestr pleidleisio: a0800010
# __________________________________________________________
# 13105950000 Pleidleisio PROT_VER Sianel 2
# __________________________________________________________
# 13106150000 Cofrestr pleidleisio: a1000010
# __________________________________________________________
# 13106850000 Pleidleisio PROT_VER Sianel 3
# __________________________________________________________
# 13107050000 Cofrestr pleidleisio: a1800010
# __________________________________________________________
# 13107750000 Ysgrifennwch 1 i nego_protol_complete
# 13108150000 Pleidleisio CM_STATUS.rx_fast_cm_ptr_valid Sianel 0
# __________________________________________________________
# 13108350000 Cofrestr pleidleisio: a0000020
# __________________________________________________________
# 14272050000 Pleidleisio CM_STATUS.rx_fast_cm_ptr_valid Sianel 1
# __________________________________________________________
# 14272250000 Cofrestr pleidleisio: a0800020
# __________________________________________________________
# 14272950000 Pleidleisio CM_STATUS.rx_fast_cm_ptr_valid Sianel 2
# __________________________________________________________
# 14273150000 Cofrestr pleidleisio: a1000020
# __________________________________________________________
# 14273850000 Pleidleisio CM_STATUS.rx_fast_cm_ptr_valid Sianel 3
# __________________________________________________________
# 14274050000 Cofrestr pleidleisio: a1800020
# __________________________________________________________
# 14274750000 Ysgrifennwch 1 i nego_cm_complete
# 14275150000 Ysgrifennwch 1 i nego_vss_complete
# Aros am CPRI Channel 0 i gyflawni HSYNC a dilyniant cychwyn FSM STATE_F
# CPRI Channel 0 HSYNC & dilyniant cychwyn FSM STATE_F wedi'i gyflawni
# Aros am CPRI Channel 1 i gyflawni HSYNC a dilyniant cychwyn FSM STATE_F
# CPRI Channel 1 HSYNC & dilyniant cychwyn FSM STATE_F wedi'i gyflawni
# Aros am CPRI Channel 2 i gyflawni HSYNC a dilyniant cychwyn FSM STATE_F
# CPRI Channel 2 HSYNC & dilyniant cychwyn FSM STATE_F wedi'i gyflawni
# Aros am CPRI Channel 3 i gyflawni HSYNC a dilyniant cychwyn FSM STATE_F
# CPRI Channel 3 HSYNC & dilyniant cychwyn FSM STATE_F wedi'i gyflawni
# __________________________________________________________
# INFO: Allan o statws ailosod
# __________________________________________________________
#
#
# Sianel 0 eCPRI TX SOPs cyfrif : 0
# Sianel 0 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 0 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 0 eCPRI RX EOPs yn cyfrif: 0
# Sianel 0 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 0 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 0 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 0 : 0
# Cyfrif SOPs RX Allanol Sianel 0 : 0
# Cyfrif EOPs RX Allanol Sianel 0 : 0
# Sianel 1 eCPRI TX SOPs cyfrif : 0
# Sianel 1 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 1 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 1 eCPRI RX EOPs yn cyfrif: 0
# Sianel 1 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 1 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 1 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 1 : 0
# Cyfrif SOPs RX Allanol Sianel 1 : 0
# Cyfrif EOPs RX Allanol Sianel 1 : 0
# Sianel 2 eCPRI TX SOPs cyfrif : 0
# Sianel 2 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 2 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 2 eCPRI RX EOPs yn cyfrif: 0
# Sianel 2 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 2 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 2 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 2 : 0
# Cyfrif SOPs RX Allanol Sianel 2 : 0
# Cyfrif EOPs RX Allanol Sianel 2 : 0
# Sianel 3 eCPRI TX SOPs cyfrif : 0
# Sianel 3 eCPRI TX EOPs cyfrif: 0
# Mae Sianel 3 eCPRI RX SOPs yn cyfrif: 0
# Mae sianel 3 eCPRI RX EOPs yn cyfrif: 0
# Sianel 3 Allanol PTP TX SOPs cyfrif : 0
# Cyfrif Sianel 3 PTP TX EOPs Allanol : 0
# Cyfrif Sianel 3 MISC TX SOPs allanol : 0
# Cyfrif MISC TX EOPs allanol Sianel 3 : 0
# Cyfrif SOPs RX Allanol Sianel 3 : 0
# Cyfrif EOPs RX Allanol Sianel 3 : 0
# __________________________________________________________
# INFO: Dechrau trawsyrru pecynnau
# __________________________________________________________
#
#
# INFO: Aros i'r trosglwyddiad traffig Channel 0 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 0 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 0 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 0 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 0 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 0 eCPRI Allanol TX
# INFO: Aros i'r trosglwyddiad traffig Channel 1 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 1 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 1 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 1 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 1 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 1 eCPRI Allanol TX
# INFO: Aros i'r trosglwyddiad traffig Channel 2 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 2 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 2 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 2 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 2 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 2 eCPRI Allanol TX
# INFO: Aros i'r trosglwyddiad traffig Channel 3 eCPRI TX gael ei gwblhau
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig Channel 3 eCPRI TX
# INFO: Aros am y trosglwyddiad traffig Channel 3 eCPRI Allanol TX PTP i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig PTP Channel 3 eCPRI Allanol TX
# INFO: Aros am y trosglwyddiad traffig Misc Allanol Channel 3 eCPRI TX i
cyflawn
# GWYBODAETH: Cwblhawyd trosglwyddiad traffig amrywiol Channel 3 eCPRI Allanol TX
# __________________________________________________________
# GWYBODAETH: Rhoi'r gorau i drosglwyddo pecynnau
# __________________________________________________________
#
#
# __________________________________________________________
# INFO: Gwirio ystadegau pecynnau
# __________________________________________________________
#
#
# Sianel 0 eCPRI SOPs a drosglwyddir: 50
# Sianel 0 eCPRI EOPs a drosglwyddwyd: 50
Derbyniwyd # SOPs eCPRI Channel 0: 50
Derbyniodd # EOPs eCPRI Channel 0: 50
# Channel 0 eCPRI Gwall wedi'i adrodd: 0
# Sianel 0 PTP SOPs allanol a drosglwyddir: 4
# Sianel 0 PTP EOPs allanol a drosglwyddir: 4
# Sianel 0 MISC SOPs allanol a drosglwyddir: 128
# Sianel 0 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 0 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 0: 132
# Derbyniwyd SOPs PTP Allanol Channel 0: 4
# Derbyniwyd EOPs PTP allanol Channel 0: 4
# Channel 0 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 0: 128
# Adroddwyd am Gwall Allanol Channel 0: 0
# Channel 0 External Timestamp Adroddwyd am wall olion bysedd: 0
# Sianel 1 eCPRI SOPs a drosglwyddir: 50
# Sianel 1 eCPRI EOPs a drosglwyddwyd: 50
Derbyniwyd # SOPs eCPRI Channel 1: 50
Derbyniodd # EOPs eCPRI Channel 1: 50
# Channel 1 eCPRI Gwall wedi'i adrodd: 0
# Sianel 1 PTP SOPs allanol a drosglwyddir: 4
# Sianel 1 PTP EOPs allanol a drosglwyddir: 4
# Sianel 1 MISC SOPs allanol a drosglwyddir: 128
# Sianel 1 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 1 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 1: 132
# Derbyniwyd SOPs PTP Allanol Channel 1: 4
# Derbyniwyd EOPs PTP allanol Channel 1: 4
# Channel 1 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 1: 128
# Adroddwyd am Gwall Allanol Channel 1: 0
# Channel 1 External Timestamp Adroddwyd am wall olion bysedd: 0
# Sianel 2 eCPRI SOPs a drosglwyddir: 50
# Sianel 2 eCPRI EOPs a drosglwyddwyd: 50
Derbyniwyd # SOPs eCPRI Channel 2: 50
Derbyniodd # EOPs eCPRI Channel 2: 50
# Channel 2 eCPRI Gwall wedi'i adrodd: 0
# Sianel 2 PTP SOPs allanol a drosglwyddir: 4
# Sianel 2 PTP EOPs allanol a drosglwyddir: 4
# Sianel 2 MISC SOPs allanol a drosglwyddir: 128
# Sianel 2 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 2 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 2: 132
# Derbyniwyd SOPs PTP Allanol Channel 2: 4
# Derbyniwyd EOPs PTP allanol Channel 2: 4
# Channel 2 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 2: 128
# Adroddwyd am Gwall Allanol Channel 2: 0
# Channel 2 External Timestamp Adroddwyd am wall olion bysedd: 0
# Sianel 3 eCPRI SOPs a drosglwyddir: 50
# Sianel 3 eCPRI EOPs a drosglwyddwyd: 50
Derbyniwyd # SOPs eCPRI Channel 3: 50
Derbyniodd # EOPs eCPRI Channel 3: 50
# Channel 3 eCPRI Gwall wedi'i adrodd: 0
# Sianel 3 PTP SOPs allanol a drosglwyddir: 4
# Sianel 3 PTP EOPs allanol a drosglwyddir: 4
# Sianel 3 MISC SOPs allanol a drosglwyddir: 128
# Sianel 3 MISC EOPs allanol a drosglwyddir: 128
# SOPs allanol Sianel 3 wedi'u derbyn: 132
# Derbyniwyd EOPs Allanol Sianel 3: 132
# Derbyniwyd SOPs PTP Allanol Channel 3: 4
# Derbyniwyd EOPs PTP allanol Channel 3: 4
# Channel 3 MISC SOPs allanol a dderbyniwyd: 128
# Derbyniwyd EOPs MISC allanol Sianel 3: 128
# Adroddwyd am Gwall Allanol Channel 3: 0
# Channel 3 External Timestamp Adroddwyd am wall olion bysedd: 0
# __________________________________________________________
# GWYBODAETH: Prawf PASWYD
#
# __________________________________________________________
1.4.1. Galluogi Ad-drefnu Deinamig i'r IP Ethernet
Yn ddiofyn, mae'r ad-drefnu deinamig wedi'i analluogi yn y dyluniad IP eCPRI example ac mae'n berthnasol yn unig i Intel Stratix 10 (E-teils a H-teils) a Intel Agilex 7 (E-teils) dylunio examples.
- Chwiliwch am y llinell ganlynol yn y test_wrapper.sv o'r a gynhyrchirample_dir>/efelychu/cyfeiriadur testbench: paramedr ETHERNET_DR_EN = 0
- Newidiwch y gwerth o 0 i 1: paramedr ETHERNET_DR_EN = 1
- Ailredeg yr efelychiad gan ddefnyddio'r un ex a gynhyrchirampcyfeiriadur dylunio.
1.5. Llunio'r Prosiect Casgliad yn Unig
I lunio'r casgliad yn unig exampGyda'r prosiect, dilynwch y camau hyn:
- Sicrhau dyluniad llunio example genhedlaeth yn gyflawn.
- Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Prime Pro Editionample_dir>/synthesis/quartus/ ecpri_ed.qpf.
- Ar y ddewislen Prosesu, cliciwch ar Start Compilation.
- Ar ôl crynhoad llwyddiannus, mae adroddiadau amseru a defnyddio adnoddau ar gael yn eich sesiwn Intel Quartus Prime Pro Edition. Ewch i Prosesu ➤ Adroddiad Crynhoi i view yr adroddiad manwl ar grynhoi.
Gwybodaeth Gysylltiedig
Llifoedd Dylunio Seiliedig ar Floc
1.6. Llunio a Ffurfweddu'r Dyluniad Example mewn Caledwedd
I lunio'r dyluniad caledwedd example a'i ffurfweddu ar eich dyfais Intel, dilynwch y camau hyn:
- Sicrhau dyluniad caledwedd example genhedlaeth yn gyflawn.
- Yn y meddalwedd Intel Quartus Prime Pro Edition, agorwch brosiect Intel Quartus Primeample_dir>/synthesis/quartus/ecpri_ed.qpf.
- Ar y ddewislen Prosesu, cliciwch ar Start Compilation.
- Ar ôl crynhoad llwyddiannus, a .sof file ar gael ynample_dir>/ synthesis/quartus/allbwn_files cyfeiriadur. Dilynwch y camau hyn i raglennu'r dyluniad caledwedd exampar y ddyfais FPGA Intel:
a. Cysylltwch y Pecyn Datblygu â'r cyfrifiadur gwesteiwr.
b. Lansio'r cymhwysiad Rheoli Cloc, sy'n rhan o'r pecyn datblygu, a gosod yr amleddau newydd ar gyfer y dyluniad example. Isod mae'r gosodiad amledd yn y cymhwysiad Rheoli Cloc:
• Os ydych chi'n targedu'ch dyluniad ar Becyn Datblygu Intel Stratix 10 GX SI:
— U5, OUT8- 100 MHz
— U6, OUT3- 322.265625 MHz
— U6, OUT4 ac OUT5- 307.2 MHz
• Os ydych chi'n targedu'ch dyluniad ar Becyn Datblygu Intel Stratix 10 TX SI:
— U1, CLK4- 322.265625 MHz (Ar gyfer cyfradd data 25G)
— U6- 156.25 MHz (Ar gyfer cyfradd data 10G)
— U3, OUT3- 100 MHz
— U3, OUT8- 153.6 MHz
• Os ydych chi'n targedu'ch dyluniad ar Becyn Datblygu Intel Agilex 7 F-Series Transceiver-SoC:
— U37, CLK1A- 100 MHz
— U34, CLK0P- 156.25 MHz
— U38, OUT2_P- 153.6 MHz
• Os ydych chi'n targedu'ch dyluniad ar Becyn Datblygu Intel Arria 10 GX SI:
— U52, CLK0- 156.25 MHz
— U52, CLK1- 250 MHz
— U52, CLK3- 125 MHz
— Y5- 307.2 MHz
— Y6- 322.265625 MHz
c. Ar y ddewislen Offer, cliciwch Rhaglennydd.
d. Yn y Rhaglennydd, cliciwch Gosod Caledwedd.
e. Dewiswch ddyfais rhaglennu.
dd. Dewiswch ac ychwanegwch y Pecyn Datblygu y gall eich sesiwn Intel Quartus Prime Pro Edition gysylltu ag ef.
g. Sicrhewch fod y Modd wedi'i osod i JTAG.
h. Dewiswch y ddyfais a chliciwch Ychwanegu Dyfais. Mae'r Rhaglennydd yn dangos diagram bloc o'r cysylltiadau rhwng y dyfeisiau ar eich bwrdd.
ff. Llwythwch y .sof file i'ch dyfais Intel FPGA priodol.
j. Llwythwch y fformat Gweithredadwy a Chysylltu (.elf) file i'ch Intel Stratix 10 neu
Dyfais Intel Agilex 7 os ydych chi'n bwriadu cyflawni'r ad-drefnu deinamig (DR) i newid y gyfradd ddata rhwng 25G a 10G. Dilynwch y cyfarwyddiadau o'r Rhaglen Cynhyrchu a Lawrlwytho'r Fformat Gweithredadwy a Chysylltu (.elf). File ar dudalen 38 i gynhyrchu'r .elf file.
k. Yn y rhes gyda'ch .sof, gwiriwch y blwch Rhaglen/Ffurfweddu ar gyfer y .sof file.
l. Cliciwch Cychwyn.
Gwybodaeth Gysylltiedig
- Dyluniad Seiliedig ar Floc
- Canllaw Defnyddiwr Rhaglennydd Intel Quartus Prime
- Dadansoddi a Dadfygio Dyluniadau gyda Consol System
- Canllaw Defnyddiwr Pecyn Datblygu Intel Agilex 7 F-Series Transceiver-SoC
- Canllaw i Ddefnyddiwr Pecyn Datblygu Uniondeb Signalau Intel Stratix 10 GX Transceiver
- Canllaw i Ddefnyddiwr Pecyn Datblygu Uniondeb Signalau Intel Stratix 10 TX
- Canllaw i Ddefnyddiwr Pecyn Datblygu Uniondeb Signalau Intel Arria 10 GX Transceiver
1.7. Profi'r eCPRI Intel FPGA IP Design Example
Ar ôl i chi lunio dyluniad craidd eCPRI Intel FPGA IP example a'i ffurfweddu ar eich dyfais FPGA Intel, gallwch ddefnyddio'r Consol System i raglennu'r craidd IP a'i gofrestrau craidd IP PHY Brodorol wedi'u mewnosod.
I droi'r Consol System ymlaen a phrofi'r dyluniad caledwedd example, dilynwch y camau hyn:
- Ar ôl y dyluniad caledwedd example wedi'i ffurfweddu ar y ddyfais Intel, yn y meddalwedd Intel Quartus Prime Pro Edition, ar y ddewislen Tools, cliciwch System Debugging Tools ➤ System Console.
- Yn y cwarel Consol Tcl, newid cyfeiriadur iample_dir>/ synthesis/quartus/hardware_test a theipiwch y gorchymyn canlynol i agor cysylltiad â'r JTAG meistr a dechrau'r prawf:
• ffynhonnell ecpri_agilex.tcl ar gyfer dyluniadau Intel Agilex 7
• ffynhonnell ecpri_s10.tcl ar gyfer dyluniadau Intel Stratix 10
• ffynhonnell ecpri_a10.tcl ar gyfer dyluniadau Intel Arria 10 - Ar gyfer eich amrywiadau dyfais E-deils Intel Stratix 10 neu Intel Agilex 7, rhaid i chi berfformio naill ai gorchymyn loopback mewnol neu allanol unwaith ar ôl i chi raglennu'r .sof file:
a. Addasu newidyn TEST_MODE yn y llif.c file i ddewis y modd loopback:TEST_MODE Gweithred 0 Galluogi loopback cyfresol ar gyfer efelychiad yn unig 1 Galluogi loopback cyfresol ar gyfer caledwedd yn unig 2 Dolennu cyfresol a graddnodi 3 Graddnodi yn unig Rhaid i chi ail-grynhoi ac adfywio meddalwedd NIOS II pryd bynnag y byddwch yn newid y llif.c file.
b. Adfywio'r .elf file a rhaglennu i'r bwrdd unwaith eto ac ailraglennu'r .sof file. - Profwch y gweithrediad dylunio trwy'r gorchmynion a gefnogir yn sgript consol y system. Mae'r sgript consol system yn darparu gorchmynion defnyddiol ar gyfer darllen ystadegau a nodweddion galluogi yn y dyluniad.
Tabl 4. Gorchmynion Sgript Consol System
| Gorchymyn | Disgrifiad |
| dolen_on | Yn galluogi dolen cyfresol fewnol TX i RX. Defnyddiwch ar gyfer dyfeisiau Intel Stratix 10 H-tile ac Intel Arria 10 yn unig. |
| dolen_off | Yn analluogi dolen cyfresol fewnol TX i RX. Defnyddiwch ar gyfer dyfeisiau Intel Stratix 10 H-tile ac Intel Arria 10 yn unig. |
| dolen _ init _ int _1pbk | Yn galluogi loopback cyfresol mewnol TX i RX o fewn y transceiver ac yn perfformio'r llif graddnodi transceiver. Yn berthnasol i ddyluniadau E-deils Intel Stratix 10 ac E-deils Intel Agilex 7 yn unig. |
| dolen _ cychwyn _ est _1pbk | Yn galluogi dolen allanol TX i RX ac yn perfformio llif graddnodi'r transceiver. Yn berthnasol i ddyluniadau E-deils Intel Stratix 10 ac E-deils Intel Agilex 7 yn unig. |
| traffig gen analluogi | Yn analluogi'r generadur traffig a'r gwiriwr. |
| stats chkmac | Yn dangos yr ystadegau ar gyfer y MAC Ethernet. |
| darllen_ prawf_ ystadegau | Arddangos yr ystadegau gwall ar gyfer generadur traffig a gwirwyr. |
| est _ parhaus _ modd _en | Yn ailosod y system ddylunio gyfan, ac yn galluogi'r generadur traffig i gynhyrchu pecynnau traffig parhaus. |
| dr _ 25g _ i _ lOg _etile | Yn newid cyfradd data'r MAC Ethernet o 25G i 10G. Defnyddiwch ar gyfer dyfeisiau E-deils Intel Stratix 10 ac E-deils Intel Agilex 7 yn unig. |
| dr_25g_i_10g_htile | Yn newid cyfradd data'r MAC Ethernet o 25G i 10G. Defnyddiwch ar gyfer dyfeisiau teils H yn unig |
| dr_10g_i_25g_etile | Yn newid cyfradd data'r MAC Ethernet o 10G i 25G. Defnyddiwch ar gyfer dyfeisiau E-deils Intel Stratix 10 ac E-deils Intel Agilex 7 yn unig. |
| dr _ 25g _ i _ lOg _htile | Yn newid cyfradd data'r MAC Ethernet o 10G i 25G. Defnyddiwch ar gyfer dyfeisiau teils H yn unig. |
Mae'r sampMae allbwn le yn dangos rhediad prawf llwyddiannus:
Allbrint Consol System (Nifer y Sianeli = 1)
Sianel 0 EXT PTP TX SOP Cyfrif: 256
Sianel 0 EXT PTP TX EOP Cyfrif: 256
Sianel 0 EXT MISC TX SOP Cyfrif: 36328972
Sianel 0 EXT MISC TX EOP Cyfrif: 36369511
Sianel 0 EXT RX SOP Cyfrif: 36410364
Sianel 0 EXT RX EOP Cyfrif: 36449971
Gwallau Gwiriwr EXT Channel 0: 0
Cyfrif Gwall Gwiriwr EXT Channel 0: 0
Channel 0 EXT PTP Gwallau Olion Bysedd: 0
Sianel 0 EXT PTP Nifer y Gwallau Olion Bysedd: 0
Sianel 0 TX SOP Cyfrif: 1337760
Sianel 0 TX EOP Cyfrif: 1339229
Sianel 0 RX SOP Cyfrif: 1340728
Sianel 0 RX EOP Cyfrif: 1342555
Gwallau Gwiriwr Sianel 0: 0
Cyfrif Gwall Gwiriwr Sianel 0: 0
==========================================================
============
YSTADEGAU MAC ETHERNET AR GYFER Sianel 0 (Rx)
==========================================================
============
Fframiau darniog: 0
Fframiau Jabbered: 0
Maint Cywir gyda Fframiau Gwall FCS: 0
Fframiau Gwall Data amlddarlledu : 0
Data darlledu Gwall Fframiau : 0
Data Unicast Fframiau Gwall : 0
64 Fframiau Beit : 3641342
65 - 127 Fframiau Beit : 0
128 - 255 Fframiau Beit : 37404809
256 - 511 Fframiau Beit : 29128650
512 - 1023 Fframiau Beit : 0
1024 - 1518 Fframiau Beit : 0
1519 - Fframiau Beit MAX : 0
> Fframiau Beit MAX : 0
Data aml-ddarllediad Iawn Ffrâm: 70174801
Data darlledu Iawn Ffrâm : 0
Data Unicast Fframiau Iawn : 0
Fframiau Rheoli Aml-gast: 0
Fframiau Rheoli Darlledu : 0
Fframiau Rheoli Unicast: 0
Fframiau Rheoli Saib: 0
Llwyth Cyflog Octets Iawn: 11505935812
Ffrâm Octets Iawn: 12918701444
Rx Hyd Ffrâm Uchaf : 1518
Unrhyw Maint gyda Ffrâm Gwall FCS: 0
Ffrâm Gwall rheoli aml-ddarlledwr: 0
Rheoli darlledu Gwall Ffrâm : 0
Rheolaeth Unicast Fframiau Gwall : 0
Seibio rheoli Fframiau Gwall : 0
Ffrâm Rx yn cychwyn: 70174801
A ganlyn yw yr sampallbwn ar gyfer y rhediad prawf 25G i 10G DR:
Allbrint Consol System (E-deilsen 25G i 10G DR)
Cychwyn Ail-gyflunio Dynamig ar gyfer Ethernet 25G -> 10G
DR Llwyddiannus 25G -> 10G
Mynediad i Gofrestr RX PHY: Gwirio Amlder Cloc (KHz)
TXCLK: 16114 (KHZ)
RXCLK: 16113 (KHZ)
Pleidleisio Statws PHY RX
Statws Clo Amlder Rx 0x0000000f
Cloc Mac mewn cyflwr Iawn? 0x00000001
Gwall Ffrâm Rx ? 0x00000000
Rx PHY Wedi'i Alinio'n Llawn? 0x00000001
Pleidleisio RX PHY Channel 0
Mae RX PHY Channel 0 ar waith!
Allbrint Consol System (25G i 10G DR H-teils)
Cychwyn Ail-gyflunio Dynamig ar gyfer Ethernet 25G -> 10G
DR Llwyddiannus 25G -> 10G
Mynediad i Gofrestr RX PHY: Gwirio Amlder Cloc (KHz)
TXCLK: 15625 (KHZ)
RXCLK: 15625 (KHZ)
Pleidleisio Statws PHY RX
Statws Clo Amlder Rx 0x00000001
Cloc Mac mewn cyflwr Iawn? 0x00000007
Gwall Ffrâm Rx ? 0x00000000
Rx PHY Wedi'i Alinio'n Llawn? 0x00000001
Pleidleisio RX PHY Channel 0
Mae RX PHY Channel 0 ar waith!
Allbrint Consol System (E-deilsen 10G i 25G DR)
Cychwyn Ail-gyflunio Dynamig ar gyfer Ethernet 10G -> 25G
DR Llwyddiannus 10G -> 25G
Mynediad i Gofrestr RX PHY: Gwirio Amlder Cloc (KHz)
TXCLK: 40283 (KHZ)
RXCLK: 40283 (KHZ)
Pleidleisio Statws PHY RX
Statws Clo Amlder Rx 0x0000000f
Cloc Mac mewn cyflwr Iawn? 0x00000001
Gwall Ffrâm Rx ? 0x00000000
Rx PHY Wedi'i Alinio'n Llawn? 0x00000001
Pleidleisio RX PHY Channel 0
Mae RX PHY Channel 0 ar waith!
Allbrint Consol System (10G i 25G DR H-teils)
Cychwyn Ail-gyflunio Dynamig ar gyfer Ethernet 10G -> 25G
DR Llwyddiannus 10G -> 25G
Mynediad i Gofrestr RX PHY: Gwirio Amlder Cloc (KHz)
TXCLK: 39061 (KHZ)
RXCLK: 39063 (KHZ)
Pleidleisio Statws PHY RX
Statws Clo Amlder Rx 0x00000001
Cloc Mac mewn cyflwr Iawn? 0x00000007
Gwall Ffrâm Rx ? 0x00000000
Rx PHY Wedi'i Alinio'n Llawn? 0x00000001
Pleidleisio RX PHY Channel 0
Mae RX PHY Channel 0 ar waith!
Dylunio Cynample Disgrifiad
Mae'r dyluniad cynampMae le yn dangos ymarferoldeb sylfaenol craidd IP eCPRI. Gallwch chi gynhyrchu'r dyluniad o'r Example Dylunio tab yn y golygydd paramedr IP eCPRI.
2.1. Nodweddion
- Modd dolen cyfresol TX a RX mewnol
- Yn cynhyrchu pecynnau maint sefydlog yn awtomatig
- Galluoedd gwirio pecynnau sylfaenol
- Y gallu i ddefnyddio Consol System i brofi'r dyluniad ac ailosod y dyluniad at ddiben ail-brofi
2.2. Dylunio Caledwedd Cynample
Ffigur 5. Diagram Bloc ar gyfer Dyluniadau Teils-F Intel Agilex 7
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Ffigur 6. Diagram Bloc ar gyfer Dyluniadau E-deils Intel Agilex 7
Ffigur 7. Diagram Bloc ar gyfer Dyluniadau Intel Stratix 10
Ffigur 8. Diagram Bloc ar gyfer Dyluniadau Intel Arria 10
Mae dyluniad caledwedd craidd IP eCPRI Intel FPGA exampMae le yn cynnwys y cydrannau canlynol:
eCPRI Intel FPGA IP
Yn derbyn data o'r generaduron traffig a ysgogwyd ar unwaith o fewn y deunydd lapio prawf ac yn blaenoriaethu'r data i'w drosglwyddo i'r IP Ethernet.
IP Ethernet
- Teils-F Ethernet IP Caled Intel FPGA (dyluniadau teils-F Intel Agilex 7)
- IP Caled E-deils ar gyfer Ethernet (dyluniadau E-deils Intel Stratix 10 neu Intel Agilex 7)
- Ethernet 25G Intel Stratix 10 IP (Cynlluniau teils H Intel Stratix 10)
- Ethernet Latency Isel 10G MAC IP a 1G / 10GbE a 10GBASE-KR PHY IP (dyluniadau Intel Arria 10)
Protocol Amser Precision (PTP) IO PLL
Ar gyfer dyluniadau teils H Intel Stratix 10 - Wedi'i gychwyn i gynhyrchu'r cloc cyfeirio mewnbwn mesur latency ar gyfer yr Ethernet IP ac sampling clock ar gyfer is-system Amser o'r Dydd (TOD). Ar gyfer 25G Ethernet Intel Stratix 10 FPGA IP gyda'r nodwedd IEEE 1588v2, mae Intel yn argymell ichi osod amlder y cloc hwn i 156.25 MHz. Cyfeiriwch at Ganllaw Defnyddiwr IP Intel Stratix 25 FPGA 10G Ethernet a Chanllaw Defnyddiwr PHY Transceiver Intel Stratix 10 H-tile am ragor o wybodaeth. Mae'r IOPLL PTP hefyd yn cynhyrchu'r cloc cyfeirio ar gyfer yr eCPRI IO PLL yn y modd rhaeadru.
Ar gyfer dyluniadau Intel Arria 10 - Wedi'i ysgogi i gynhyrchu'r mewnbynnau cloc 312.5 MHz a 156.25 MHz ar gyfer yr Ethernet Latency Isel 10G MAC IP a 1G / 10GbE, 10GBASE-KR PHY IP, ac eCPRI IP.
eCPRI IO PLL
Yn cynhyrchu allbwn cloc craidd o 390.625 MHz ar gyfer llwybr TX a RX yr eCPRI IP, a chydrannau traffig.
Nodyn: Dim ond yn y dyluniad exampCynhyrchwyd ar gyfer dyfeisiau Intel Stratix 10 ac Intel Agilex 7.
Nodyn: Mae'r fersiwn gyfredol o'r eCPRI Intel FPGA IP yn cefnogi IWF math 0 yn unig. Ar gyfer dyfeisiau teils-F Intel Agilex 7, mae'r dyluniad cynampni chefnogir le galluogi gyda nodwedd IWF.
Pan fyddwch chi'n cynhyrchu'r dyluniad exampGyda pharamedr Cefnogi Swyddogaeth Ryngweithio (IWF) wedi'i ddiffodd, mae'r traffig pecyn yn llifo'n uniongyrchol o'r modiwl deunydd lapio prawf i ryngwyneb ffynhonnell / sinc Avalon-ST a rhyngwyneb ffynhonnell / sinc allanol yr eCPRI IP.
Pan fyddwch chi'n cynhyrchu'r dyluniad exampGyda pharamedr cymorth Swyddogaeth Ryngweithio (IWF) wedi'i droi ymlaen, mae'r traffig pecyn yn llifo i ryngwyneb sinc IWF Avalon-ST o'r modiwl deunydd lapio prawf yn gyntaf, ac yn dod allan o ryngwyneb ffynhonnell IWF Avalon-ST i ffynhonnell / sinc eCPRI Avalon-ST rhyngwyneb.
CPRI MAC
Yn darparu rhan CPRI o'r protocolau haen 1 a haen 2 lawn ar gyfer trosglwyddo awyren defnyddiwr, C&M, a gwybodaeth gydamseru rhwng REC ac AG yn ogystal â rhwng dwy AG,
CPRI PHY
Yn darparu'r rhan sy'n weddill o brotocol haen 1 CPRI ar gyfer codio llinell, cywiro / canfod gwallau did, ac ati.
Nodyn: Cychwynnodd y CPRI MAC a CPRI PHY IP yn y dyluniad hwn cynample wedi'u ffurfweddu i fod yn rhedeg ar gyfradd llinell CPRI sengl 9.8 Gbps yn unig. Mae'r dyluniad cynampNid yw le yn cefnogi awto-negodi cyfradd llinell yn y datganiad cyfredol.
Lapiwr Prawf
Mae'n cynnwys generaduron traffig a gwirwyr sy'n cynhyrchu set wahanol o becynnau data i ryngwynebau Avalon Streaming (Avalon-ST) yr eCPRI IP fel a ganlyn:
- pecynnau eCPRI i ryngwynebau ffynhonnell/sinc Avalon-ST (nodwedd IWF wedi'i hanalluogi):
- Dim ond yn cefnogi neges math 2.
— Cynhyrchu modd cefn wrth gefn gyda chynhyrchu modd patrwm cynyddrannol a maint llwyth tâl o 72 beit ar gyfer pob pecyn.
— Gellir ei ffurfweddu trwy CSR i redeg naill ai mewn modd di-dor neu ddi-dor.
— Statws ystadegyn pecyn TX/RX ar gael i'w gyrchu trwy CSR. - pecynnau eCPRI i ryngwynebau ffynhonnell/sinc Avalon-ST (nodwedd IWF wedi'i alluogi):
— Dim ond yn cefnogi math neges 0 yn y datganiad cyfredol.
— Cynhyrchu modd patrwm cynyddrannol gyda chynhyrchu bwlch rhyngbaced a maint llwyth tâl o 240 beit ar gyfer pob pecyn.
— Gellir ei ffurfweddu trwy CSR i redeg naill ai mewn modd di-dor neu ddi-dor.
— Statws ystadegyn pecyn TX/RX ar gael i'w gyrchu trwy CSR. - Pecyn Protocol Amser Cywir (1588 PTP) a phecynnau amrywiol nad ydynt yn PTP i'r rhyngwynebau ffynhonnell allanol / sinc:
— Cynhyrchu pennyn Ethernet statig gyda pharamedrau wedi'u diffinio ymlaen llaw: Ethertype0x88F7, Math o neges - Opcode 0 (Sync), a fersiwn PTP-0.
— Cynhyrchu modd patrwm wedi'i ddiffinio ymlaen llaw gyda bwlch rhyngbaced o 2 gylch a maint llwyth tâl o 57 beit ar gyfer pob pecyn.
— Cynhyrchir 128 o becynnau mewn cyfnod o bob eiliad.
— Gellir ei ffurfweddu trwy CSR i redeg naill ai mewn modd di-dor neu ddi-dor.
— Statws ystadegyn pecyn TX/RX ar gael i'w gyrchu trwy CSR. - Pecynnau amrywiol allanol nad ydynt yn PTP:
— Cynhyrchu pennyn Ethernet statig gyda pharamedr wedi'i ddiffinio ymlaen llaw, Ethertype- 0x8100 (di-PTP).
— Cynhyrchu modd patrwm PRBS gyda bwlch rhyngbaced o 2 gylch a maint llwyth tâl o 128 beit ar gyfer pob pecyn.
— Gellir ei ffurfweddu trwy CSR i redeg naill ai mewn modd di-dor neu ddi-dor.
— Statws ystadegyn pecyn TX/RX ar gael i'w gyrchu trwy CSR.
Is-system Amser o'r Dydd (TOD).
Yn cynnwys dau fodiwl IEEE 1588 TOD ar gyfer TX a RX, ac un modiwl Synchronizer IEEE 1588 TOD a gynhyrchir gan feddalwedd Intel Quartus Prime.
Is-system Nios® II
Yn cynnwys pont Avalon-MM sy'n caniatáu cyflafareddu data Avalon-MM rhwng prosesydd Nios II, deunydd lapio prawf, a blociau datgodiwr cyfeiriad Avalon® -MM.
Nios II sy'n gyfrifol am berfformio newid cyfradd data yn seiliedig ar yr allbwn o werth cofrestr rate_switch deunydd lapio prawf. Mae'r bloc hwn yn rhaglennu'r gofrestr angenrheidiol unwaith y bydd yn derbyn gorchymyn gan y deunydd lapio prawf.
Nodyn: Nid yw'r bloc hwn yn bresennol yn y dyluniad exampCynhyrchwyd ar gyfer dyfeisiau teils-F Intel Arria 10 ac Intel Agilex 7.
Consol System
Yn darparu rhyngwyneb hawdd ei ddefnyddio i chi wneud dadfygio lefel gyntaf a monitro statws yr IP, a'r generaduron traffig a'r gwirwyr.
Rheoli Demo
Mae'r modiwl hwn yn cynnwys modiwlau ailosod synchronizer, a modiwlau In-System Source and Probe (ISSP) ar gyfer dylunio system dadfygio a phroses cychwyn.
Gwybodaeth Gysylltiedig
- 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA
- Canllaw Defnyddiwr IP Caled E-Teilsen
- Canllaw Defnyddiwr IP eCPRI Intel FPGA
- 25G Ethernet Intel Stratix 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr
- E-deils IP caled ar gyfer Intel Stratix 10 Design Exampllai Canllaw Defnyddiwr
- Intel Stratix 10 L- a H-Tile Transceiver PHY Canllaw Defnyddiwr
- Canllaw Defnyddiwr PHY Transceiver E-Tile
- Canllaw Defnyddiwr IP Intel Stratix 10 10GBASE-KR PHY
- E-deils IP Caled Intel Agilex Design Exampgyda Canllaw Defnyddiwr
2.3. Dyluniad Efelychu Cynample
Mae'r dyluniad eCPRI cynampMae le yn cynhyrchu mainc brawf efelychiad ac efelychiad files sy'n cychwyn craidd IP eCPRI Intel FPGA IP pan fyddwch chi'n dewis yr opsiwn Efelychu neu Synthesis & Efelychu.
Ffigur 9. Diagram Bloc Efelychu IP eCPRI Intel FPGA
Nodyn: Nid yw bloc Is-system Nios II yn bresennol yn y dyluniad exampCynhyrchwyd ar gyfer dyfeisiau teils-F Intel Arria 10 ac Intel Agilex 7.
Yn y dyluniad hwn exampLe, mae'r fainc brawf efelychu yn darparu ymarferoldeb sylfaenol fel cychwyn ac aros am gloi, trosglwyddo a derbyn pecynnau.
Mae'r rhediad prawf llwyddiannus yn dangos allbwn sy'n cadarnhau'r ymddygiad canlynol:
- Mae rhesymeg y cleient yn ailosod y craidd IP.
- Mae rhesymeg y cleient yn aros am aliniad llwybr data RX.
- Mae rhesymeg y cleient yn trosglwyddo pecynnau ar ryngwyneb Avalon-ST.
- Derbyn a gwirio am gynnwys a chywirdeb y pecynnau.
- Arddangos neges “PRAWF PASSED”.
2.4. Arwyddion Rhyngwyneb
Tabl 5. Dyluniad Example Arwyddion Rhyngwyneb
| Arwydd | Cyfeiriad | Disgrifiad |
| clk_ref | Mewnbwn | Cloc cyfeirio ar gyfer y MAC Ethernet. • Ar gyfer Intel Stratix 10 E-deils, Intel Agilex 7 E-teils a dyluniadau F-teils, mewnbwn cloc 156.25 MHz ar gyfer y craidd E-teils Ethernet IP Caled neu F-tile craidd Ethernet IP Caled. Cysylltwch ag i_clk_ref[0] yn yr IP Ethernet Caled. • Ar gyfer dyluniadau Intel Stratix 10 H-deils, mewnbwn cloc 322.2625 MHz ar gyfer y Transceiver ATX PLL a 25G Ethernet IP. Cysylltwch â pll_refclk0[0] yn y Transceiver ATX PLL a clk_ref[0] yn IP Ethernet 25G. • Ar gyfer dyluniadau Intel Arria 10, mewnbwn cloc 322.265625 MHz ar gyfer y Transceiver ATX PLL a 1G/ 10GbE a 10GBase-KR PHY IP. Cysylltwch â pll_refclk0[0] yn y Transceiver ATX PLL a rx_cdr_ref_clk_10g[0] yn y 1G/ 10GbE a 10G BASE-KR PHY IP. |
| tod_sync_sampling_clk | Mewnbwn | Ar gyfer dyluniadau Intel Arria 10, mewnbwn cloc 250 MHz ar gyfer is-system TOD. |
| clk100 | Mewnbwn | Cloc rheoli. Defnyddir y cloc hwn i gynhyrchu latency_clk ar gyfer PTP. Gyrrwch ar 100 MHz. |
| mgmt_reset_n | Mewnbwn | Ailosod signal ar gyfer system Nios II. |
| tx_cyfres | Allbwn | Data cyfresol TX. Yn cefnogi hyd at 4 sianel. |
| rx_cyfres | Mewnbwn | Data cyfresol RX. Yn cefnogi hyd at 4 sianel. |
| iwf_cpri_ehip_ref_clk | Mewnbwn | Mewnbwn cloc cyfeirio E-deils CPRI PHY. Dim ond yn Intel Stratix 10 E-tile ac Intel y mae'r cloc hwn yn bresennol Dyluniadau E-deils Agilex 7. Gyrrwch ar 153.6 MHz ar gyfer cyfradd llinell CPRI 9.8 Gbps. |
| iwf_cpri_pll_refclk0 | Allbwn | Cloc cyfeirio CPRI TX PLL. • Ar gyfer dyluniadau Intel Stratix 10 H-deils: Gyrrwch ar 307.2 MHz ar gyfer cyfradd data CPRI 9.8 Gbps. • Ar gyfer dyluniadau E-deils Intel Stratix 10 ac E-deils Intel Agilex 7: Gyrrwch ar 156.25 MHz ar gyfer cyfradd data CPRI 9.8 Gbps. |
| iwf_cpri_xcvr_cdr_refclk | Allbwn | Cloc cyfeirnod CDR derbynnydd CPRI. Dim ond mewn dyluniadau teils H Intel Stratix 10 y mae'r cloc hwn yn bresennol. Gyrrwch ar 307.2 MHz ar gyfer cyfradd llinell CPRI 9.8 Gbps. |
| iwf_cpri_xcvr_txdataout | Allbwn | Mae CPRI yn trosglwyddo data cyfresol. Yn cefnogi hyd at 4 sianel. |
| iwf_cpri_xcvr_rxdatain | Allbwn | Data cyfresol derbynnydd CPRI. Yn cefnogi hyd at 4 sianel. |
| cpri_gmii_clk | Mewnbwn | Cloc mewnbwn CPRI GMII 125 MHz. |
Gwybodaeth Gysylltiedig
Arwyddion Rhyngwyneb PHY
Yn rhestru signalau rhyngwyneb PHY yr 25G Ethernet Intel FPGA IP.
2.5. Dyluniad Example Cofrestru Map
Isod mae'r mapiau cofrestr ar gyfer dyluniad craidd eCPRI IP example:
Tabl 6. eCPRI Intel FPGA IP Design Example Cofrestru Mapio
| Cyfeiriad | Cofrestrwch |
| 0x20100000 – 0x201FFFFF(2) | Cofrestr Ail-ffurfweddu IOPLL. |
| 0x20200000 – 0x203FFFFFF | Cofrestr Ethernet MAC Avalon-MM |
| 0x20400000 – 0x205FFFFFF | Ethernet MAC Cofrestr Brodorol PHY Avalon-MM |
| 0x20600000 – 0x207FFFFF(2) | Cofrestr Brodorol PHY RS-FEC Avalon-MM. |
| 0x40000000 – 0x5FFFFFF | eCPRI IP Cofrestr Avalon-MM |
| 0x80000000 – 0x9FFFFFF | Generadur/Dilyswr Prawf Dylunio Ethernet Cofrestr Avalon-MM |
Tabl 7. Mapio Cofrestr Nios II
Mae'r cofrestrau yn y tabl isod ar gael yn y cynllun exampCynhyrchwyd ar gyfer dyfeisiau E-deils Intel Stratix 10 neu Intel Agilex 7.
| Cyfeiriad | Cofrestrwch |
| 0x00100000 – 0x001FFFFFF | Cofrestr Ail-ffurfweddu IOPLL |
| 0x00200000 – 0x003FFFFFF | Cofrestr Ethernet MAC Avalon-MM |
| 0x00400000 – 0x005FFFFFF | Ethernet MAC Cofrestr Brodorol PHY Avalon-MM |
| 0x00600000 – 0x007FFFFFF | Cofrestr Brodorol PHY RS-FEC Avalon-MM |
Nodyn: Gallwch gael mynediad at gofrestrau Ethernet MAC a Ethernet MAC Native PHY AVMM gan ddefnyddio gwrthbwyso geiriau yn lle gwrthbwyso beit.
I gael gwybodaeth fanwl am Ethernet MAC, Ethernet MAC Native PHY, a mapiau cofrestr graidd eCPRI IP, cyfeiriwch at y canllawiau defnyddwyr priodol.
(2) Dim ond ar gael mewn dyluniad exampCynhyrchwyd ar gyfer dyfeisiau E-deils Intel Stratix 10 ac Intel Agilex 7.
Tabl 8. eCPRI Intel FPGA IP Dylunio Caledwedd Example Cofrestru Map
| Gwrthbwyso Geiriau | Math o Gofrestr | Gwerth Diofyn | Math o Fynediad |
| 0x0 | Dechrau Anfon Data: • Did 1: PTP, math nad yw'n PTP • Did 0: math eCPRI |
0x0 | RW |
| 0x1 | Galluogi Pecyn Parhaus | 0x0 | RW |
| 0x2 | Gwall Clir | 0x0 | RW |
| 0x3 (3) | Newid cyfradd: • Did [7]- Yn dynodi teils: — 1'b0: H-teil — 1'b1 : E- deil • Bit [6:4]- Yn dynodi newid cyfradd data Ethernet: — 3'b000: 25G i 10G — 3'b001: 10G i 25G • Did [0] - Galluogi cyfradd switsh. Mae'n ofynnol gosod y did hwn 0 a phôl nes bod did 0 yn glir ar gyfer y newid cyfradd. Nodyn: Nid yw'r gofrestr hon ar gael ar gyfer dyluniadau Intel Agilex 7 F-tile ac Intel Arria 10. |
• E-deils: 0x80 • Teilsen H: 0x0 |
RW |
| 0x4 (3) | Newid cyfradd wedi'i gwblhau: • Mae did [1] yn dynodi newid cyfradd wedi'i wneud. |
0x0 | RO |
| 0x5 (4) | Statws Ffurfweddu System: • Did [31]: System barod • Did [30]: IWF_EN • Did [29]: STARTUP_SEQ_EN • Did [28:4]: Wedi'i gadw • Did [3] : EXT_PACKET_EN • Did [2:0]: Wedi'i gadw |
0x0 | RO |
| 0x6 (4) | Cwblhawyd y Negodi CPRI: • Did [3:0]: Cyfradd didau wedi'i chwblhau • Did [19:16]: Protocol wedi'i gwblhau |
0x0 | RW |
| 0x7 (4) | Cwblhawyd y Negodi CPRI: • Did [3:0]: C&M cyflym wedi'i gwblhau • Did [19:16]: VSS cyflym wedi'i gwblhau |
0x0 | RW |
| 0x8 – 0x1F | Wedi'i gadw. | ||
| 0x20 | Toriad Gwall eCPRI: • Mae did [0] yn dynodi'r ymyriad. |
0x0 | RO |
| 0x21 | Gwall Pecynnau Allanol | 0x0 | RO |
| 0x22 | Pecynnau PTP Allanol TX Dechrau'r Pecyn (SOP) Cyfrif | 0x0 | RO |
| 0x23 | Pecynnau PTP Allanol TX Diwedd Pecyn (EOP) Cyfrif | 0x0 | RO |
| 0x24 | Pecynnau Amrywiol Allanol TX SOP Cyfrif | 0x0 | RO |
| 0x25 | Pecynnau Amrywiol Allanol TX Cyfrif EOP | 0x0 | RO |
| 0x26 | Pecynnau RX Allanol Cyfrif SOP | 0x0 | RO |
| 0x27 | Pecynnau RX Allanol Cyfrif EOP | 0x0 | RO |
| 0x28 | Cyfrif Gwall Pecynnau Allanol | 0x0 | RO |
| 0x29 – 0x2C | Wedi'i gadw. | ||
| 0x2D | Allanol PTP Timestamp Cyfrif Gwall Olion Bysedd | 0x0 | RO |
| 0x2E | Allanol PTP Timestamp Gwall Olion Bysedd | 0x0 | RO |
| 0x2F | Statws Gwall Rx Allanol | 0x0 | RO |
| 0x30 – 0x47 | Wedi'i gadw. | ||
| 0x48 | Gwall Pecynnau eCPRI | RO | |
| 0x49 | eCPRI TX SOP Cyfrif | RO | |
| 0x4A | eCPRI TX EOP Cyf | RO | |
| 0x4B | eCPRI RX SOP Cyfrif | RO | |
| 0x4c | eCPRI RX Cyfrif EOP | RO | |
| 0x4D | Cyfrif Gwallau Pecynnau eCPRI | RO | |
Gwybodaeth Gysylltiedig
- Disgrifiadau o'r Gofrestr Rheoli, Statws ac Ystadegau
Cofrestrwch wybodaeth ar gyfer yr 25G Ethernet Stratix 10 FPGA IP - Ailgyflunio a Chofrestr Statws
Disgrifiadau Cofrestrwch wybodaeth ar gyfer yr IP E-Teilsen Caled ar gyfer Ethernet - Cofrestri
Cofrestrwch wybodaeth ar gyfer yr eCPRI Intel FPGA IP
eCPRI Intel FPGA IP Design Example Archifau Canllaw Defnyddwyr
Am y fersiynau diweddaraf a blaenorol o'r canllaw defnyddiwr hwn, cyfeiriwch at y eCPRI Intel FPGA IP Design Exampgyda Fersiwn HTML Canllaw Defnyddiwr. Dewiswch y fersiwn a chliciwch ar Lawrlwytho. Os nad yw fersiwn IP neu feddalwedd wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn IP neu feddalwedd blaenorol yn berthnasol.
Hanes Adolygu Dogfennau ar gyfer eCPRI Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr
| Fersiwn y Ddogfen | Intel Quartus Fersiwn Prime |
Fersiwn IP | Newidiadau |
| 2023.05.19 | 23.1 | 2.0.3 | • Diweddaru Efelychu'r Dyluniad Example Testbench adran yn y bennod Canllaw Cychwyn Cyflym. • Diweddaru enw teulu'r cynnyrch i “Intel Agilex 7”. |
| 2022.11.15 | 22.3 | 2.0.1 | Cyfarwyddiadau wedi'u diweddaru ar gyfer efelychydd VCS yn yr adran: Simulating the Design Example Testbench. |
| 2022.07.01 | 22.1 | 1.4.1 | • Ychwanegwyd y dyluniad caledwedd exampgyda chefnogaeth ar gyfer Intel Agilex 7 amrywiadau dyfais F-teils. • Cefnogaeth ychwanegol ar gyfer y pecynnau datblygu canlynol: — Pecyn Datblygu FPGA Cyfres I Intel Agilex 7 — Pecyn Datblygu Intel Agilex 7 I-Series Transceiver-SoC • Ychwanegwyd cefnogaeth ar gyfer efelychydd QuestaSim. • Cael gwared ar gefnogaeth ar gyfer efelychydd ModelSim* SE. |
| 2021.10.01 | 21.2 | 1.3.1 | • Ychwanegwyd cefnogaeth ar gyfer dyfeisiau teils-F Intel Agilex 7. • Cefnogaeth ychwanegol ar gyfer dyluniadau aml-sianel. • Tabl Diweddaru: eCPRI Intel FPGA IP Hardware Design Example Cofrestru Map. • Cael gwared ar gefnogaeth ar gyfer efelychydd NCSim. |
| 2021.02.26 | 20.4 | 1.3.0 | • Ychwanegwyd cefnogaeth ar gyfer dyfeisiau E-deils Intel Agilex 7. |
| 2021.01.08 | 20.3 | 1.2.0 | • Newid teitl y ddogfen o eCPRI Intel Stratix 10 FPGA IP Design Example Canllaw Defnyddiwr i eCPRI Intel FPGA IP Design Exampgyda Canllaw Defnyddiwr. • Ychwanegwyd cefnogaeth i ddyluniadau Intel Arria 10. • Dyluniad IP eCPRI cynampMae le bellach ar gael gyda chymorth nodwedd swyddogaeth ryngweithiol (IWF). • Ychwanegu nodyn i egluro bod eCPRI design exampMae gyda nodwedd IWF ond ar gael ar gyfer 9.8 Gbps CPRI cyfradd didau llinell. • Amodau ychwanegol yn yr adran Cynhyrchu'r Dyluniad wrth gynhyrchu'r dyluniad example gyda Swyddogaeth Rhyngweithio (IWF) Paramedr cymorth wedi'i alluogi. • Ychwanegwyd sampgyda allbwn rhediad prawf efelychu gyda nodwedd IWF wedi'i alluogi yn yr adran Efelychu'r Dyluniad Example Testbench. • Ychwanegwyd adran newydd Galluogi Ad-drefnu Deinamig i'r IP Ethernet. • Prawf caledwedd wedi'i ddiweddaru sampallbwn yn adran Profi'r eCPRI Intel FPGA IP Design Example. |
| 2020.06.15 | 20.1 | 1.1.0 | • Ychwanegwyd cefnogaeth ar gyfer cyfradd data 10G. • llif.c file ar gael nawr gyda design example generation i ddewis modd loopback. • Addasu'r aample allbwn ar gyfer prawf efelychu yn yr adran Efelychu'r Ex Designample Testbench. • Gwerth amledd ychwanegol ar gyfer rhedeg dyluniad cyfradd data 10G yn adran Llunio a Ffurfweddu'r Dylunio Cynample mewn Caledwedd. • Wedi'i wneud yn dilyn newidiadau yn yr adran Profi'r eCPRI Intel FPGA IP Design Example: - Ychwanegwyd gorchmynion i newid cyfradd data rhwng 10G a 25G — Ychwanegwyd sample allbwn ar gyfer newid cyfradd data — Ychwanegwyd gwybodaeth newidyn TEST_MODE i ddewis loopback mewn amrywiadau dyfais E-deils. • Wedi'i addasu eCPRI Intel FPGA IP Hardware Design Exampllai Diagram Bloc Lefel Uchel i gynnwys newydd blociau. • Tabl Diweddaru: Dyluniad Example Arwyddion Rhyngwyneb i gynnwys signal newydd. • Dyluniad wedi'i Ddiweddaru Example Adran Map Cofrestru. • Ychwanegwyd adran atodiad newydd: Cynhyrchu a Lawrlwytho'r Rhaglennu Fformat Gweithredadwy a Chysylltu (.elf) File . |
| 2020.04.13 | 19.4 | 1.1.0 | Rhyddhad cychwynnol. |
A. Cynhyrchu a Lawrlwytho'r Rhaglennu Fformat Gweithredadwy a Chysylltu (.elf). File
Mae'r adran hon yn disgrifio sut i gynhyrchu a lawrlwytho'r .elf file i'r bwrdd:
- Newid cyfeiriadur iample_dir>/synthesis/cwatws.
- Yn y meddalwedd Intel Quartus Prime Pro Edition, cliciwch ar Open Project ac agorample_dir>/synthesis/quartus/epri_ed.qpf. Nawr dewiswch Offer ➤ Offer Adeiladu Meddalwedd Nios II ar gyfer Eclipse.
Ffigur 10. Offer Adeiladu Meddalwedd Nios II ar gyfer Eclipse
- Mae anogwr ffenestr Workspace Launcher yn ymddangos. Yn y Gweithle nodwch y llwybr felample_dir>/synthesis/quatus i storio eich prosiect Eclipse. Mae ffenestr newydd Nios II - Eclipse yn ymddangos.
Ffigur 11. Ffenestr Lansiwr Man Gwaith
- Yn y ffenestr Nios II - Eclipse, de-gliciwch o dan y tab Project Explorer, a dewis Pecyn Cymorth Bwrdd Newydd ➤ Nios II. Mae'r ffenestr newydd yn ymddangos.
Ffigur 12. Tab Explorer Project
- Yn ffenestr Pecyn Cymorth Bwrdd Nios II:
• Ym mharamedr enw'r Prosiect, nodwch enw eich prosiect dymunol.
• Yn y SOPC Gwybodaeth File enw paramedr, bori i leoliad oample_dir>/synthesis/ip_components/nios_system/ nios_system.sopcinfo file. Cliciwch Gorffen.
Ffigur 13. Ffenestr Pecyn Cymorth Bwrdd Nios II
- Mae'r prosiect newydd ei greu yn ymddangos o dan tab Project Explorer yn ffenestr Nios II Eclipse. De-gliciwch o dan Project Explorer tab, a dewiswch Nios II ➤ Nios II Command Shell.
Ffigur 14. Archwiliwr y Prosiect - Cragen Reoli Nios II
- Yng Nghregyn Gorchymyn Nios II, teipiwch y tri gorchymyn canlynol: nios2-bsp hal bsp ../../nios_system/nios_system.sopcinfo nios2-app-generate-makefile –app-dir app –bsp-dir bsp –elf-name\ nios_system.elf –src-dir ../../../ed_fw make –directory=app
- Yr .elf file yn cael ei gynhyrchu yn y lleoliad canlynol:ample_dir>/ synthesis/ip_components/software/ /ap.
- Teipiwch y gorchymyn canlynol ym Mhregyn Gorchymyn Nios II i lawrlwytho'r .elf i'r bwrdd:
• Ar gyfer Intel Stratix 10: nios2-download -g -r -c 1 -d 2 –accept-bad-sysid app/nios_system.elf
• Ar gyfer Intel Agilex 7: nios2-download -g -r -c 1 -d 1 –accept-bad-sysid app/nios_system.elf
Fersiwn Ar-lein
Anfon Adborth
UG-20278
683837
2023.05.19
eCPRI Intel® FPGA IP Design Exampgyda Canllaw Defnyddiwr
Dogfennau / Adnoddau
 |
Intel eCPRI Intel FPGA IP Dylunio [pdfCanllaw Defnyddiwr eCPRI Intel FPGA IP Design, eCPRI, Intel FPGA IP Design, FPGA IP Design, IP Design, Design |