Nodiadau Rhyddhau IP 25G Ethernet Intel® FPGA
Canllaw Defnyddiwr
Nodiadau Rhyddhau IP IP 25G Ethernet Intel FPGA (Dyfeisiau Intel Agilex)
Mae fersiynau IP Intel® FPGA yn cyd-fynd â fersiynau meddalwedd Intel Quartus® Prime Design Suite tan v19.1. Gan ddechrau yn fersiwn meddalwedd Intel Quartus Prime Design Suite 19.2, mae gan Intel FPGA IP gynllun fersiwn newydd.
Gall rhif fersiwn Intel FPGA IP (XYZ) newid gyda phob fersiwn meddalwedd Intel Quartus Prime. Newid yn:
- Mae X yn dynodi adolygiad mawr o'r IP. Os ydych chi'n diweddaru meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
- Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
- Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.
1.1. 25G Ethernet Intel FPGA IP v1.0.0
Tabl 1. v1.0.0 2022.09.26
| Fersiwn Intel Quartus Prime | Disgrifiad | Effaith |
| 22.3 | Cefnogaeth ychwanegol i deulu dyfais teils-F Intel Agilex ™. • Dim ond cyfradd cyflymder 25G sy'n cael ei gefnogi. • Ni chefnogir Protocol Amser Cywir 1588. |
— |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
ISO
9001:2015
Wedi cofrestru
Nodiadau Rhyddhau IP IP 25G Ethernet Intel FPGA (Dyfeisiau Intel Stratix 10)
Os nad yw nodyn rhyddhau ar gael ar gyfer fersiwn IP penodol, nid oes gan yr IP unrhyw newidiadau yn y fersiwn honno. I gael gwybodaeth am ddatganiadau diweddaru IP hyd at v18.1, cyfeiriwch at Nodiadau Rhyddhau Diweddariad Intel Quartus Prime Design Suite.
Mae fersiynau IP Intel FPGA yn cyd-fynd â fersiynau meddalwedd Intel Quartus Prime Design tan v19.1. Gan ddechrau yn fersiwn meddalwedd Intel Quartus Prime Design Suite 19.2, Intel
Mae gan FPGA IP gynllun fersiwn newydd.
Gall rhif fersiwn Intel FPGA IP (XYZ) newid gyda phob fersiwn meddalwedd Intel Quartus Prime. Newid yn:
- Mae X yn dynodi adolygiad mawr o'r IP. Os ydych chi'n diweddaru meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
- Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
- Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.
Gwybodaeth Gysylltiedig
- Nodiadau Rhyddhau Diweddariad Intel Quartus Prime Design Suite
- 25G Ethernet Intel Stratix®10 FPGA IP Archifau Canllaw Defnyddwyr
- 25G Ethernet Intel Stratix® 10 FPGA IP Design Example Archifau Canllaw Defnyddwyr
- Gwall ar gyfer IP FPGA Intel 25G Ethernet yn y Sylfaen Wybodaeth
2.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabl 2. v19.4.1 2020.12.14
| Fersiwn Intel Quartus Prime | Disgrifiad | Effaith |
| 20.4 | Diweddariad gwirio hyd ar fframiau VLAN: • Mewn fersiynau blaenorol o 25G Ethernet Intel FPGA IP, mae gwall ffrâm rhy fawr yn cael ei honni pan fodlonir yr amodau canlynol: 1. VLAN a. Mae canfod VLAN wedi'i alluogi. b. Mae'r IP yn trosglwyddo / derbyn fframiau gyda hyd sy'n dod i gyfanswm hyd ffrâm TX / RX uchaf ynghyd â 1 i 4 octetau. 2. SVLAN a. Mae canfod SVLAN wedi'i alluogi. b. Mae'r IP yn trosglwyddo / derbyn fframiau gyda hyd sy'n dod i gyfanswm hyd ffrâm TX / RX uchaf ynghyd â 1 i 8 octetau. • Yn y fersiwn hwn, mae'r IP yn cael ei ddiweddaru i gywiro'r ymddygiad hwn. |
— |
| Diweddaru mynediad rhyngwyneb map cof Avalon® i'r rhyngwyneb status_* i atal terfyn amser mapio cof Avalon yn ystod darlleniadau i gyfeiriadau nad ydynt yn bodoli: • Mewn fersiynau blaenorol o 25G Ethernet Intel FPGA IP, mae rhyngwyneb mapio cof Avalon yn darllen i gyfeiriadau nad ydynt yn bodoli ar y rhyngwyneb status_* yn haeru status_waitrequest nes bod cais meistr wedi'i fapio â chof Avalon wedi dod i ben. Mae'r mater bellach wedi'i ddatrys i beidio â dal cais gweinydd pan gyrchir cyfeiriad nad yw'n bodoli. |
— | |
| Mae amrywiadau a alluogir gan RS-FEC bellach yn cefnogi trwybwn 100%. | — |
2.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabl 3. v19.4.0 2019.12.16
| Fersiwn Intel Quartus Prime | Disgrifiad | Effaith |
| 19.4 | rx_am_lock newid ymddygiad: • Mewn fersiynau blaenorol o'r 25G Ethernet Intel FPGA IP, mae'r signal rx_am_lock yn ymddwyn yr un fath â rx_block_lock ar draws yr holl amrywiadau. • Yn y fersiwn hwn, ar gyfer amrywiadau galluogi RSFEC o'r IP, rx_am_lock bellach yn honni pan fydd clo aliniad yn cael ei gyflawni. Ar gyfer amrywiadau nad ydynt wedi'u galluogi gan RSFEC, mae rx_am_lock yn dal i ymddwyn yr un fath â rx_block_lock. |
Mae'r signal rhyngwyneb, rx_am_lock, yn ymddwyn yn wahanol i'r fersiynau blaenorol ar gyfer yr amrywiadau a alluogir gan RSFEC. |
| Wedi diweddaru Pecyn Cychwyn RX MAC: • Mewn fersiynau blaenorol, mae'r RX MAC yn gwirio am gymeriad START yn unig i benderfynu ar ddechrau pecyn. • Yn y fersiwn hon, mae'r RX MAC bellach yn gwirio am becynnau sy'n dod i mewn ar gyfer Start of Frame Delimiter (SFD), yn ogystal â'r cymeriad START yn ddiofyn. • Os yw modd pasio drwodd y rhagymadrodd wedi'i alluogi, mae'r MAC yn gwirio'r nod START yn unig i ganiatáu ar gyfer rhagymadrodd personol. |
— | |
| Ychwanegwyd cofrestr newydd i alluogi gwirio rhaglith: • Yn y cofrestrau RX MAC, gellir ysgrifennu'r gofrestr ar wrthbwyso 0x50A [4] i 1 er mwyn galluogi'r rhagymadrodd i wirio. Mae'r gofrestr hon yn “ddim yn malio” pan fydd y rhaglith pasio drwodd wedi'i alluogi. |
— |
2.3. 25G Ethernet Intel FPGA IP v19.3.0
Tabl 4. v19.3.0 2019.09.30
| Fersiwn Intel Quartus Prime | Disgrifiad | Effaith |
| 19.3 | Ar gyfer amrywiad MAC + PCS + PMA, mae enw'r modiwl lapio trosglwyddydd bellach yn cael ei gynhyrchu'n ddeinamig. Mae hyn yn atal gwrthdrawiad modiwl digroeso os yw achosion lluosog o'r IP yn cael eu defnyddio mewn system. | — |
2.4. 25G Ethernet Intel FPGA IP v19.2.0
Tabl 5. v19.2.0 2019.07.01
| Fersiwn Intel Quartus Prime | Disgrifiad | Effaith |
| 19.2 | Dylunio Cynampar gyfer 25G Ethernet Intel FPGA IP: • Diweddaru'r opsiwn pecyn datblygu targed ar gyfer dyfeisiau Intel Stratix® 10 o Becyn Datblygu Uniondeb Signal Trawsgludwr Intel Stratix 10 L-Tile GX i Intel Stratix 10 10 GX Uniondeb Signal L-Tile (Cynhyrchu) Pecyn Datblygu. |
— |
2.5. 25G Ethernet Intel FPGA IP v19.1
Tabl 6. v19.1 Ebrill 2019
| Disgrifiad | Effaith |
| Ychwanegwyd nodwedd newydd - Modd Addasol ar gyfer Addasiad RX PMA: • Ychwanegwyd paramedr newydd - Galluogi ysgogi addasu ceir ar gyfer modd RX PMA CTLE/DFE. |
Mae'r newidiadau hyn yn ddewisol. Os na fyddwch chi'n uwchraddio'ch craidd IP, nid oes ganddo'r nodwedd newydd hon. |
| Wedi'i ailenwi'n baramedr Enable Altera Debug Master Endpoint (ADME) i Galluogi Endpoint Debug Brodorol PHY (NPDME) yn unol ag ail-frandio Intel ym meddalwedd Intel Quartus Prime Pro Edition. Mae meddalwedd Intel Quartus Prime Standard Edition yn dal i ddefnyddio Galluogi Altera Debug Master Endpoint (ADME). | — |
2.6. 25G Ethernet Intel FPGA IP v18.1
Tabl 7. Fersiwn 18.1 Medi 2018
| Disgrifiad | Effaith |
| Ychwanegwyd nodwedd newydd - PMA Dewisol: • Wedi ychwanegu paramedr newydd - Amrywiadau Craidd. |
Mae'r newidiadau hyn yn ddewisol. Os na fyddwch chi'n uwchraddio'ch craidd IP, nid oes ganddo'r nodweddion newydd hyn. |
| • Wedi ychwanegu signal newydd ar gyfer 1588 Precision Time Protocol Interface — latency_sclk. | |
| Dylunio Cynampar gyfer 25G Ethernet Intel FPGA IP: Wedi'i ailenwi'n opsiwn pecyn datblygu targed ar gyfer dyfeisiau Intel Stratix 10 o Becyn Datblygu Stratix 10 GX FPGA i Becyn Datblygu Uniondeb Signal Trosglwyddydd Stratix 10 L-Tile GX. |
— |
Gwybodaeth Gysylltiedig
- 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA
- 25G Ethernet Intel Stratix 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr
- Gwall ar gyfer craidd IP Ethernet 25G yn y Sylfaen Wybodaeth
2.7. 25G Ethernet Intel FPGA IP v18.0
Tabl 8. Fersiwn 18.0 Mai 2018
| Disgrifiad | Effaith |
| Rhyddhad cychwynnol ar gyfer dyfeisiau Intel Stratix 10. | — |
2.8. 25G Ethernet Intel Stratix 10 Archifau Canllaw Defnyddwyr IP FPGA
Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel Quartus Prime Design hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd.
Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.
| Fersiwn Intel Quartus Prime | Fersiwn Craidd IP | Canllaw Defnyddiwr |
| 20.3 | 19.4.0 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
| 20.1 | 19.4.0 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
| 19.4 | 19.4.0 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
| 19.3 | 19.3.0 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
| 19.2 | 19.2.0 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 Canllaw Defnyddiwr IP FPGA |
2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example Archifau Canllaw Defnyddwyr
Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel Quartus Prime Design hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd.
Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.
| Fersiwn Intel Quartus Prime | Fersiwn Craidd IP | Canllaw Defnyddiwr |
| 19.1 | 19.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr |
| 18.1 | 18.1 | 25G Ethernet Intel Stratix 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr |
| 18.0 | 18.0 | 25G Ethernet Intel Stratix 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr |
Nodiadau Rhyddhau IP IP 25G Ethernet Intel FPGA (Dyfeisiau Intel Arria 10)
Os nad yw nodyn rhyddhau ar gael ar gyfer fersiwn IP penodol, nid oes gan yr IP unrhyw newidiadau yn y fersiwn honno. I gael gwybodaeth am ddatganiadau diweddaru IP hyd at v18.1, cyfeiriwch at Nodiadau Rhyddhau Diweddariad Intel Quartus Prime Design Suite.
Mae fersiynau IP Intel FPGA yn cyd-fynd â fersiynau meddalwedd Intel Quartus Prime Design tan v19.1. Gan ddechrau yn fersiwn meddalwedd Intel Quartus Prime Design Suite 19.2, mae gan Intel FPGA IP gynllun fersiwn newydd.
Gall rhif fersiwn Intel FPGA IP (XYZ) newid gyda phob fersiwn meddalwedd Intel Quartus Prime. Newid yn:
- Mae X yn dynodi adolygiad mawr o'r IP. Os ydych chi'n diweddaru meddalwedd Intel Quartus Prime, rhaid i chi adfywio'r IP.
- Mae Y yn nodi bod yr IP yn cynnwys nodweddion newydd. Adnewyddwch eich IP i gynnwys y nodweddion newydd hyn.
- Mae Z yn nodi bod yr IP yn cynnwys mân newidiadau. Adnewyddwch eich IP i gynnwys y newidiadau hyn.
Gwybodaeth Gysylltiedig
- Nodiadau Rhyddhau Diweddariad Intel Quartus Prime Design Suite
- 25G Ethernet Canllaw Defnyddiwr Intel Arria® 10 FPGA IP
- 25G Ethernet Intel Arria® 10 FPGA IP Design Exampgyda Canllaw Defnyddiwr
- Gwall ar gyfer IP FPGA Intel 25G Ethernet yn y Sylfaen Wybodaeth
3.1. 25G Ethernet Intel FPGA IP v19.4.1
Tabl 9. v19.4.1 2020.12.14
| Intel Quartus Fersiwn Prime | Disgrifiad | Effaith |
| 20.4 | Diweddariad gwirio hyd ar fframiau VLAN: • Mewn fersiynau blaenorol o 25G Ethernet Intel FPGA IP, mae gwall ffrâm rhy fawr yn cael ei honni pan fodlonir yr amodau canlynol: 1. VLAN a. Mae canfod VLAN wedi'i alluogi. b. Mae'r IP yn trosglwyddo / derbyn fframiau gyda hyd sy'n dod i gyfanswm hyd ffrâm TX / RX uchaf ynghyd â 1 i 4 octetau. 2. SVLAN a. Mae canfod SVLAN wedi'i alluogi. b. Mae'r IP yn trosglwyddo / derbyn fframiau gyda hyd sy'n dod i gyfanswm hyd ffrâm TX / RX uchaf ynghyd â 1 i 8 octetau. • Yn y fersiwn hwn, mae'r IP yn cael ei ddiweddaru i gywiro'r ymddygiad hwn. |
— |
| Wedi diweddaru mynediad rhyngwyneb map cof Avalon i'r rhyngwyneb status_* i atal terfyn amser mapio cof Avalon yn ystod darlleniadau i gyfeiriadau nad ydynt yn bodoli: • Mae'r IP yn cael ei ddiweddaru i ddad-haeru waitrequest pan fydd cyfeiriad nad yw'n bodoli yn cael ei gyrchu ar y rhyngwyneb status_*. |
3.2. 25G Ethernet Intel FPGA IP v19.4.0
Tabl 10. v19.4.0 2019.12.16
| Fersiwn Intel Quartus Prime | Disgrifiad | Effaith |
| 19.4 | rx_am_lock newid ymddygiad: • Mewn fersiynau blaenorol o'r 25G Ethernet Intel FPGA IP, mae'r signal rx_am_lock yn ymddwyn yr un fath â rx_block_lock ar draws yr holl amrywiadau. • Yn y fersiwn hwn, ar gyfer amrywiadau galluogi RSFEC o'r IP, rx_am_lock bellach yn honni pan fydd clo aliniad yn cael ei gyflawni. Ar gyfer amrywiadau nad ydynt wedi'u galluogi gan RSFEC, mae rx_am_lock yn dal i ymddwyn yr un fath â rx_block_lock. |
Mae'r signal rhyngwyneb, rx_am_lock, yn ymddwyn yn wahanol i'r fersiynau blaenorol ar gyfer yr amrywiadau a alluogir gan RSFEC. |
| Wedi diweddaru Pecyn Cychwyn RX MAC: • Mewn fersiynau blaenorol, mae'r RX MAC yn gwirio am gymeriad START yn unig i benderfynu ar ddechrau pecyn. • Yn y fersiwn hon, mae'r RX MAC bellach yn gwirio am becynnau sy'n dod i mewn ar gyfer Start of Frame Delimiter (SFD), yn ogystal â'r cymeriad START yn ddiofyn. • Os yw modd pasio drwodd y rhagymadrodd wedi'i alluogi, mae'r MAC yn gwirio'r nod START yn unig i ganiatáu ar gyfer rhagymadrodd personol. |
— | |
| Ychwanegwyd cofrestr newydd i alluogi gwirio rhaglith: • Yn y cofrestrau RX MAC, gellir ysgrifennu'r gofrestr ar wrthbwyso 0x50A [4] i 1 er mwyn galluogi'r rhagymadrodd i wirio. Mae'r gofrestr hon yn “ddim yn malio” pan fydd y rhaglith pasio drwodd wedi'i alluogi. |
— |
3.3. 25G Ethernet Intel FPGA IP v19.1
Tabl 11. v19.1 Ebrill 2019
| Disgrifiad | Effaith |
| Wedi'i ailenwi'n baramedr Enable Altera Debug Master Endpoint (ADME) i Galluogi Endpoint Debug Brodorol PHY (NPDME) yn unol ag ail-frandio Intel ym meddalwedd Intel Quartus Prime Pro Edition. Mae meddalwedd Intel Quartus Prime Standard Edition yn dal i ddefnyddio Galluogi Altera Debug Master Endpoint (ADME). | — |
3.4. 25G Ethernet IP Craidd v17.0
Tabl 12. Fersiwn 17.0 Mai 2017
| Disgrifiad | Effaith |
| Ychwanegwyd nodwedd gysgod ar gyfer darllen cofrestri ystadegau. • Mewn cofrestrau ystadegau TX, disodlwyd y gofrestr CLEAR_TX_STATS ar wrthbwyso 0x845 gyda chofrestr CNTR_TX_CONFIG newydd. Mae'r gofrestr newydd yn ychwanegu cais cysgodol a darn clir gwall cydraddoldeb i'r rhan sy'n clirio holl gofrestrau ystadegau TX. Ychwanegwyd cofrestr CNTR_RX_STATUS newydd ar wrthbwyso 0x846, sy'n cynnwys did gwall paredd a did statws ar gyfer y cais cysgodol. • Mewn cofrestrau ystadegau RX, disodlwyd y gofrestr CLEAR_RX_STATS ar wrthbwyso 0x945 gyda chofrestr CNTR_RX_CONFIG newydd. Mae'r gofrestr newydd yn ychwanegu cais cysgodol a darn clir gwall paredd i'r did sy'n clirio holl gofrestrau ystadegau TX. Ychwanegwyd cofrestr CNTR_TX_STATUS newydd ar wrthbwyso 0x946, sy'n cynnwys did gwall-paredd a did statws ar gyfer y cais cysgodol. |
Mae'r nodwedd newydd yn cefnogi gwell dibynadwyedd mewn darlleniadau cownter ystadegau. I ddarllen rhifydd ystadegau, yn gyntaf gosodwch y did cais cysgodol ar gyfer y set honno o gofrestrau (RX neu TX), ac yna darllenwch o giplun o'r gofrestr. Mae'r gwerthoedd darllen yn stopio cynyddran tra bod y nodwedd gysgodol i bob pwrpas, ond mae'r cownteri gwaelodol yn parhau i gynyddu. Ar ôl i chi ailosod y cais, mae'r cownteri yn ailddechrau eu gwerthoedd cronedig. Yn ogystal, mae meysydd y gofrestr newydd yn cynnwys statws gwall paredd a darnau clir. |
| Fformat marciwr aliniad RS-FEC wedi'i addasu i gydymffurfio â Chymal 108 o'r IEEE 802.3by sydd bellach wedi'i gwblhau manyleb. Yn flaenorol roedd y nodwedd RS-FEC yn cydymffurfio ag Atodlen 25 Consortiwm 50G/3G, cyn IEEE cwblhau'r fanyleb. |
Mae'r RX RS-FEC bellach yn canfod ac yn cloi i'r marcwyr aliniad hen a newydd, ond dim ond y fformat marciwr aliniad IEEE newydd y mae'r TX RS-FEC yn ei gynhyrchu. |
Gwybodaeth Gysylltiedig
- Canllaw Defnyddiwr Craidd IP Ethernet 25G
- Gwall ar gyfer craidd IP Ethernet 25G yn y Sylfaen Wybodaeth
3.5. 25G Ethernet IP Craidd v16.1
Tabl 13. Fersiwn 16.1 Hydref 2016
| Disgrifiad | Effaith |
| Rhyddhad cychwynnol yn Llyfrgell IP Intel FPGA. | — |
Gwybodaeth Gysylltiedig
- Canllaw Defnyddiwr Craidd IP Ethernet 25G
- Gwall ar gyfer craidd IP Ethernet 25G yn y Sylfaen Wybodaeth
3.6. 25G Ethernet Intel Arria® 10 Archif Canllaw Defnyddwyr IP FPGA
Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel Quartus Prime Design hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd.
Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.
| Fersiwn Intel Quartus Prime | Fersiwn IP | Canllaw Defnyddiwr |
| 20.3 | 19.4.0 | 25G Ethernet Canllaw Defnyddiwr Intel Arria® 10 FPGA IP |
| 19.4 | 19.4.0 | 25G Ethernet Intel Arria 10 Canllaw Defnyddiwr IP FPGA |
| 17.0 | 17.0 | 25G Ethernet Intel Arria 10 Canllaw Defnyddiwr IP FPGA |
3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Example Defnyddiwr Arweinlyfr Archifau
Mae fersiynau IP yr un fath â fersiynau meddalwedd Intel Quartus Prime Design hyd at v19.1. O fersiwn meddalwedd Intel Quartus Prime Design 19.2 neu ddiweddarach, mae gan creiddiau IP gynllun fersiwn IP newydd.
Os nad yw fersiwn craidd IP wedi'i restru, mae'r canllaw defnyddiwr ar gyfer y fersiwn craidd IP blaenorol yn berthnasol.
| Fersiwn Intel Quartus Prime | Fersiwn Craidd IP | Canllaw Defnyddiwr |
| 16.1 | 16.1 | 25G Ethernet Dylunio Cynampgyda Canllaw Defnyddiwr |
Nodiadau Rhyddhau IP 25G Ethernet Intel® FPGA
Fersiwn Ar-lein
Anfon Adborth
ID: 683067
Fersiwn: 2022.09.26
Dogfennau / Adnoddau
 |
Intel 25G Ethernet Intel FPGA IP [pdfCanllaw Defnyddiwr 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP |