Bwrdd Datblygu ALINX ZYNQ FPGA AC7Z020

Cofnod Fersiwn

Fersiwn	Dyddiad	Rhyddhau Gan	Disgrifiad
Parch 1.0	2020-06-28	Rachel Zhou	Rhyddhad Cyntaf

Cyflwyniad Bwrdd Craidd AC7Z020

AC7Z020 (model bwrdd craidd, yr un peth isod) bwrdd craidd FPGA, sglodion ZYNQ yn seiliedig ar XC7Z020-2CLG400I o gyfres XILINX cwmni ZYNQ7000. Mae system PS sglodion ZYNQ yn integreiddio dau brosesydd ARM CortexTM-A9, rhyng-gysylltiadau AMBA®, cof mewnol, rhyngwynebau cof allanol a perifferolion. Mae FPGA y sglodyn ZYNQ yn cynnwys cyfoeth o gelloedd rhesymeg rhaglenadwy, DSP a RAM mewnol.
Mae'r bwrdd craidd hwn yn defnyddio dau sglodyn Micron's MT41K256M16TW-107 DDR3, ac mae gan bob un ohonynt gapasiti o 512MB; mae'r ddau sglodyn DDR yn cyfuno i ffurfio lled bws data 32-bit, ac amlder cloc darllen ac ysgrifennu data rhwng ZYNQ a DDR3 Hyd at 533Mhz; gall y cyfluniad hwn ddiwallu anghenion prosesu data lled band uchel y system
Er mwyn cysylltu â'r bwrdd cludo, mae dau gysylltydd bwrdd-i-fwrdd y bwrdd craidd hwn yn cael eu hymestyn gyda phorthladdoedd USB ar ochr PS, rhyngwynebau Gigabit Ethernet, rhyngwynebau cerdyn SD, a phorthladdoedd MIO eraill sy'n weddill (48). Ac mae bron pob porthladd IO (122) o'r BANK13, BAN34 a BANK35 ar ochr PL, y gellir addasu lefelau IO BANK34 a BANK35 ohonynt trwy ddisodli'r sglodion LDO ar y bwrdd craidd i fodloni gofynion y defnyddiwr ar gyfer rhyngwynebau lefel wahanol . Ar gyfer defnyddwyr sydd angen llawer o IO, bydd y bwrdd craidd hwn yn ddewis da. Ac mae'r rhan cysylltiad IO, y sglodion ZYNQ i'r rhyngwyneb rhwng y hyd cyfartal a phrosesu gwahaniaethol, a maint y bwrdd craidd yn ddim ond 35 * 42 (mm), sy'n addas iawn ar gyfer datblygiad eilaidd.

Sglodion ZYNQ

Mae bwrdd craidd FPGA AC7Z020 yn defnyddio sglodion cyfres Zynq7000 Xilinx, modiwl XC7Z020-2CLG400I. Mae system PS y sglodyn yn integreiddio dau brosesydd ARM Cortex™-A9, rhyng-gysylltiadau AMBA®, cof mewnol, rhyngwynebau cof allanol a perifferolion. Mae'r perifferolion hyn yn bennaf yn cynnwys rhyngwyneb bws USB, rhyngwyneb Ethernet, rhyngwyneb SD/SDIO, rhyngwyneb bws I2C, rhyngwyneb bws CAN, rhyngwyneb UART, GPIO ac ati. Gall y PS weithredu'n annibynnol a chychwyn ar bŵer ymlaen neu ailosod. Roedd Ffigur 2-1 yn manylu ar y Diagram Bloc Cyffredinol o'r Sglodion ZYNQ7000.

Mae prif baramedrau rhan y system PS fel a ganlyn

• Prosesydd cais CortexA9 craidd deuol ARM, pensaernïaeth ARM-v7, hyd at 1GHz
• Cyfarwyddyd lefel 32 1KB a storfa data fesul CPU, storfa lefel 512 2KB 2 gyfran CPU
• ROM cist ar sglodion a RAM ar-sglodyn 256KB
• Rhyngwyneb storio allanol, cefnogi 16/32 did DDR2, rhyngwyneb DDR3
• Dau gefnogaeth NIC Gigabit: rhyngwyneb DMA dargyfeiriol-agreg, GMII, RGMII, SGMII
• Dau ryngwyneb USB2.0 OTG, pob un yn cynnal hyd at 12 nod
• Dau ryngwyneb bws CAN2.0B
• Dau gerdyn SD, SDIO, rheolydd sy'n gydnaws â MMC
• 2 SPI, 2 UARTs, 2 rhyngwyneb I2C
• 4 pâr o GPIO 32bit, 54 (32 + 22) fel system PS IO, 64 wedi'i gysylltu â PL
• Cysylltiad lled band uchel o fewn PS a PS i PL

Mae prif baramedrau rhan rhesymeg PL fel a ganlyn

• Celloedd Rhesymeg: 85K
• Byrddau chwilio (LUTs): 53,200
• Flip-flops: 106,400
• 18x25MACCs:220
• Bloc RAM: 4.9Mb
• Dau drawsnewidydd AD ar gyfer ar-sglodyn cyftage, synhwyro tymheredd a hyd at 17 o sianeli mewnbwn gwahaniaethol allanol, gradd cyflymder sglodion 1MBPS XC7Z020-2CLG400I yw -2, gradd ddiwydiannol, pecyn yw BGA400, traw pin yw 0.8mm y diffiniad model sglodion penodol o gyfres ZYNQ7000 yn Ffigur 2- 2

DDR3 DRAM

Mae bwrdd craidd FPGA AC7Z020 wedi'i gyfarparu â dau sglodion Micron 512MB DDR3 SDRAM, model MT41K257M16TW-107 (Yn cyd-fynd â Hynix H5TQ4G63AFR-PBI). Cyfanswm lled bws DDR3 SDRAM yw 32bit. Mae DDR3 SDRAM yn gweithredu ar gyflymder uchaf o 533MHz (cyfradd data 1066Mbps). Mae system gof DDR3 wedi'i chysylltu'n uniongyrchol â rhyngwyneb cof BANK 502 System Brosesu ZYNQ (PS). Dangosir cyfluniad penodol DDR3 SDRAM yn Nhabl 3-1 isod:

Rhif Did	Model Sglodion	Gallu	Ffatri
U8, U9	MT41K256M16TW-107	256M x 16bit	Micron

Mae dyluniad caledwedd DDR3 yn gofyn am ystyriaeth llym o gyfanrwydd signal. Rydym wedi ystyried yn llawn y gwrthydd cyfatebol / gwrthiant terfynell, rheolaeth rhwystriant olrhain, a rheolaeth hyd olrhain mewn dylunio cylched a dylunio PCB i sicrhau gweithrediad cyflym a sefydlog DDR3. Dangosir cysylltiad caledwedd DDR3 DRAM yn Ffigur 3-1:

Aseiniad pin DDR3 DRAM

Enw Arwydd	Enw Pin ZYNQ	Rhif Pin ZYNQ
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1

DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3
DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4

DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4
DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

Fflach QSPI

Mae bwrdd craidd FPGA AC7Z020 wedi'i gyfarparu ag un sglodyn FLASH Quad-SPI 256MBit, y model fflach yw W25Q256FVEI, sy'n defnyddio'r CMOS cyf 3.3Vtage safon. Oherwydd natur anweddol QSPI FLASH, gellir ei ddefnyddio fel dyfais cychwyn i'r system storio delwedd cist y system. Mae'r delweddau hyn yn bennaf yn cynnwys did FPGA files, cod cais ARM, a data defnyddiwr arall files. Dangosir modelau penodol a pharamedrau cysylltiedig QSPI FLASH yn Nhabl 4-1.

Swydd	Model	Gallu	Ffatri
U15	W25Q256FVEI	32M Beit	Winbond

Mae QSPI FLASH wedi'i gysylltu â phorthladd GPIO y BANK500 yn adran PS y sglodyn ZYNQ. Wrth ddylunio'r system, mae angen ffurfweddu swyddogaethau porthladd GPIO y porthladdoedd PS hyn fel rhyngwyneb QSPI FLASH. Mae Ffigur 4-1 yn dangos y Fflach QSPI yn y sgematig.

Ffurfweddu aseiniadau pin sglodion

Enw Arwydd	Enw Pin ZYNQ	Rhif Pin ZYNQ
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Cyfluniad cloc

Mae bwrdd craidd AC7Z020 yn darparu cloc gweithredol ar gyfer y system PS, fel y gall y system PS weithio'n annibynnol. Ffynhonnell cloc system PS Mae'r sglodion ZYNQ yn darparu mewnbwn cloc 33.333333MHz ar gyfer y rhan PS trwy'r grisial X1 ar y bwrdd craidd. Mae mewnbwn y cloc wedi'i gysylltu â'r PS_CLK_500 pin o'r sglodyn ZYNQ BANK500. Dangosir ei ddiagram sgematig yn Ffigur 2-5-1:

Aseiniad pin cloc

Enw arwydd	Pin ZYNQ
PS_CLK_500	E7

Cyflenwad Pŵer

Mae'r cyflenwad pŵer cyftage o'r bwrdd craidd AC7Z020 yw DC5V, sy'n cael ei gyflenwi trwy gysylltu'r bwrdd cludo. Yn ogystal, mae pŵer BANK34 a BANK35 hefyd yn cael ei ddarparu trwy'r bwrdd cludo. Dangosir y diagram sgematig o ddyluniad y cyflenwad pŵer ar y bwrdd craidd yn Ffigur 2-6-1:

Mae bwrdd datblygu FPGA yn cael ei bweru gan + 5V, ac yn cael ei drawsnewid yn + 1.0V, + 1.8V, + 1.5V, + 3.3V pedwar cyflenwad pŵer trwy bedwar sglodion pŵer DC / DC. Gall cerrynt allbwn + 1.0V gyrraedd 6A, + 1.8V a + 1.5V cerrynt allbwn pŵer yw 3A, + cerrynt allbwn 3.3V yw 500mA. Mae gan J29 hefyd 4 pin yr un i gyflenwi pŵer i FPGA BANK34 a BANK35. Y rhagosodiad yw 3.3V. Gall defnyddwyr newid pŵer BANK34 a BANK35 trwy newid VCCIO34 a VCCIO35 ar yr awyren gefn. Mae 1.5V yn cynhyrchu'r VTT a VREF cyftagsy'n ofynnol gan DDR3 trwy TI's TPS51206. Dangosir swyddogaethau pob dosbarthiad pŵer yn y tabl canlynol:

Cyflenwad Pŵer	Swyddogaeth
+1.0V	Adran ZYNQ PS a PL Craidd Cyftage
+1.8V	ZYNQ PS a PL rhannol ategol cyftage BANK501 IO cyftage
+3.3V	Y VCCIO, QSIP FLASH, Grisial Cloc o ZYNQ Bank0, Banc 500, Banc13
+1.5V	DDR3, Banc ZYNQ501
VREF, VTT(+0.75V)	DDR3
VCCIO34/35	Banc34, Banc35

Oherwydd bod gan gyflenwad pŵer y ZYNQ FPGA y gofynion dilyniant pŵer ymlaen, yn y dyluniad cylched, rydym wedi dylunio yn unol â gofynion pŵer y sglodion. Y dilyniant pŵer ymlaen yw dyluniad cylched +1.0V->+1.8V->(+1.5 V, +3.3V, VCCIO) i sicrhau gweithrediad arferol y sglodyn. Oherwydd bod safonau lefel BANK34 a BANK35 yn cael eu pennu gan y cyflenwad pŵer a ddarperir gan y bwrdd cludo, yr uchaf yw 3.3V. Pan fyddwch chi'n dylunio'r bwrdd cludo i ddarparu'r pŵer VCCIO34 a VCCIO35 ar gyfer y bwrdd craidd, mae'r dilyniant pŵer ymlaen yn arafach na + 5V.

Dimensiwn Maint Bwrdd Craidd AC7Z010

Aseiniad Pin Cysylltwyr Bwrdd i Fwrdd

Mae gan y bwrdd craidd gyfanswm o ddau borthladd ehangu cyflym. Mae'n defnyddio dau gysylltydd rhyng-fwrdd 120-pin (J29 / J30) i gysylltu â'r bwrdd cludo. Mae'r bwlch PIN rhwng y bwrdd a'r cysylltydd bwrdd yn 0.5mm, yn eu plith, mae J29 wedi'i gysylltu â phŵer 5V, mewnbwn pŵer VCCIO, rhai signalau IO a JTAG signalau, ac mae J30 wedi'i gysylltu â'r signalau IO sy'n weddill a'r MIO. Gellir newid lefel IO BANK34 a BANK35 trwy addasu mewnbwn VCCIO ar y cysylltydd, nid yw'r lefel uchaf yn fwy na 3.3V. Y bwrdd cludo AX7Z010 a ddyluniwyd gennym yw 3.3V yn ddiofyn. Sylwch nad yw'r IO o BANK13 ar gael ar gyfer bwrdd craidd AC7Z020.
Aseiniad pin o'r bwrdd i'r cysylltydd bwrdd J29

J29 Pin	Enw Arwydd	Pin ZYNQ	J29 Pin	Enw Arwydd	Pin ZYNQ
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	GND	–	10	GND	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	GND	–	20	GND	–
21	IO34_L10P	v15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	GND	–	30	GND	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	v13
39	GND	–	40	GND	–
41	IO34_L14N	P20	42	IO34_L21N	v18
43	IO34_L14P	N20	44	IO34_L21P	v17
45	IO34_L16N	W20	46	IO34_L18P	v16
47	IO34_L16P	v20	48	IO34_L18N	W16
49	GND	–	50	GND	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18

59	GND	–	60	GND	–
61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	GND	–	70	GND	–
71	IO34_L4P	v12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	GND	–	80	GND	–
81	IO13_L13P	Y7	82	IO13_L21P	v11
83	IO13_L13N	Y6	84	IO13_L21N	v10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	GND	–	90	GND	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	GND	–	100	GND	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	GND	–	110	GND	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_DONE	R11

Aseiniad pin o'r bwrdd i'r cysylltydd bwrdd J30 

J30 Pin	Enw Arwydd	Pin ZYNQ	J30 Pin	Enw Arwydd	ZYNQ Pin
1	IO35_L1P	C20	2	IO35_L15N	F20
3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	GND	T13	10	GND	T13
11	IO35_L10N	J19	12	IO35_L3N	D18
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	D19
17	IO35_L2P	B19	18	IO35_L4N	D20
19	GND	T13	20	GND	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	GND	T13	30	GND	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	GND	T13	40	GND	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	GND	T13	50	GND	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	GND	T13	60	GND	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	D13	64	PS_MIO45	B15
65	PS_MIO23	D11	66	PS_MIO46	D16

67	PS_MIO24	A16	68	PS_MIO41	C17
69	GND	T13	70	GND	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9
75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	GND	T13	80	GND	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	D10	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	GND	T13	90	GND	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	GND	T13	100	GND	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	D15	106	PS_MIO40	D14
107	PS_MIO32	A14	108	PS_MIO44	F13
109	GND	T13	110	GND	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

 

Dogfennau / Adnoddau

Bwrdd Datblygu ALINX ZYNQ FPGA AC7Z020 [pdfLlawlyfr Defnyddiwr Bwrdd Datblygu ZYNQ FPGA AC7Z020, Bwrdd Datblygu ZYNQ FPGA, Bwrdd AC7Z020

Cyfeiriadau

• Llawlyfr Defnyddiwr