Bwrdd Craidd FPGA UltraScale Plus ACU3EG ZYNQ
Llawlyfr Defnyddiwr
Cofnod Fersiwn
| Fersiwn | Dyddiad | Rhyddhau Gan | Disgrifiad |
| Parch 1.0 | 2021-04-08 | Rachel Zhou | Rhyddhad Cyntaf |
Rhan 1: AXU2CGA/B Cyflwyniad
Nodweddir Bwrdd AXU2CGA/B gan ei faint bach a'i berifferolion helaeth. Y prif sglodyn yw sglodyn teulu CG Zynq UltraScale + MPSoCs Xilinx, y model yw XCZU2CG-1SFVC784E. Mae ochr PS AXU2CGA wedi'i osod gyda 2 dafell o DDR4 (cyfanswm 1GB, 32bit) ac 1 sleisen o 256Mb QSPI FLASH. Mae ochr PS AXU2CGB wedi'i gyfarparu â 4 DDR4 (cyfanswm 2GB, 64bit), un sglodyn cof FLASH eMMC 8GB ac un 256Mb QSPI FLASH.
Mae rhyngwynebau ymylol yn cynnwys 1 rhyngwyneb MINI DP, 4 rhyngwyneb USB3.0, 1 rhyngwyneb Gigabit Ethernet, 1 porthladd cyfresol USB, 1 rhyngwyneb PCIE, 1 rhyngwyneb cerdyn TF, 2 borthladd ehangu 40-pin, 2 Ryngwyneb MIPI, ALLWEDDAU a LEDs.
Mae sgematig y bwrdd fel Ffigur 1-1:
Rhan 2: ZYNQ Chip
Mae system PS y sglodyn XCZU2CG-1SFVC784E yn integreiddio dau brosesydd ARM Cortex™-A53 gyda chyflymder o hyd at 1.2Ghz ac yn cefnogi Cache Lefel 2; mae hefyd yn cynnwys dau brosesydd Cortex-R5 gyda chyflymder o hyd at 500Mhz. Mae'r Sglodion XCZU2CG yn cefnogi sglodion cof 32-bit neu 64-bit DDR4, LPDDR4, DDR3, DDR3L, a LPDDR3, gyda rhyngwynebau cyflym cyfoethog ar ochr PS fel PCIE Gen2, USB3.0, SATA 3.1, DisplayPort; mae hefyd yn cefnogi USB2.0, Gigabit Ethernet, SD/SDIO, I2C, CAN, UART, GPIO, a rhyngwynebau eraill. Mae'r pen PL yn cynnwys cyfoeth o unedau rhesymeg rhaglenadwy, DSP a RAM mewnol. Dangosir y diagram bloc cyffredinol o'r sglodyn XCZU2CG yn Ffigurau 2-1:
Mae prif baramedrau'r system PS fel a ganlyn:
- Mae prosesydd Cortex™-A53 deuol-craidd ARM, yn cyflymu hyd at 1.2GHz, pob CPU 32KB cyfarwyddyd lefel 1 a storfa data, storfa lefel 1 2MB, wedi'i rannu gan 2 CPUs
- Mae prosesydd Cortex-R5 craidd deuol ARM, yn cyflymu hyd at 500MHz, pob cyfarwyddyd CPU 32KB lefel 1 a storfa data, a chof 128K wedi'i gyplysu'n dynn
- Rhyngwyneb storio allanol, cefnogi rhyngwyneb 32/64bit DDR4/3/3L, LPDDR4/3
- Rhyngwyneb storio statig, cefnogi NAND, 2xQuad-SPI FLASH
- Rhyngwyneb cysylltiad cyflym, cefnogi PCIe Gen2 x4, 2xUSB3.0, SATA 3.1, Porth Arddangos, 4 x Gigabit Ethernet XNUMX-modd
- Rhyngwyneb cysylltiad cyffredin: 2xUSB2.0, 2x SD/SDIO, 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO
- Rheoli pŵer: cefnogi rhannu pedair rhan Llawn / Isel / PL / Batri o'r pŵer
- Algorithm amgryptio: cefnogi RSA, AES, a SHA
- Monitro system: 10-did 1Mbps AD sampling ar gyfer tymheredd a chyftage canfod
- Mae prif baramedrau rhan rhesymeg PL fel a ganlyn:
- Celloedd Rhesymeg: 103K
- fflip-fflops: 94K
- Tabl edrych (LUTs): 47K；
- RAM bloc: 5.3Mb
- Uned Rheoli Cloc (CMTs): 3
- Lluosydd 18x25MACCs: 240
Rhan 3: DDR4 DRAM
Mae dau sglodyn Micron DDR4 ar ochr PS y bwrdd AXU2CGA, sy'n ffurfio lled band bws data 32-bit a chyfanswm capasiti o 1GB. Mae yna sglodion 4 Micron DDR4 ar ochr PS y bwrdd AXU2CGB, sy'n ffurfio lled band bws data 64-bit a chyfanswm capasiti o 2GB. Gall cyflymder gweithredu uchaf DDR4 SDRAM ar ochr PS gyrraedd 1200MHz (cyfradd data 2400Mbps). Dangosir cyfluniad penodol DDR4 SDRAM isod.
Yn eu plith, dim ond AXU71CGB sydd wedi'u gosod ar U72 ac U2.
| Lleoliad | Gallu | Gwneuthurwr |
| U3, U5,(U71,U72) | 256M x 16bit | Micron |
Tabl 3-1: Ffurfweddiad DDR4 SDRAM
Dangosir cysylltiad caledwedd DDR4 ar yr ochr PS yn Ffigur 3-1:
AXU2CGA PS ochr DDR4 SDRAM Aseiniad Pin:
| Enw Arwydd | Enw Pin | Rhif Pin |
| PS_DDR4_DQS0_P | PS_DDR_DQS_P0_504 | AF21 |
| PS_DDR4_DQS0_N | PS_DDR_DQS_N0_504 | AG21 |
| PS_DDR4_DQS1_P | PS_DDR_DQS_P1_504 | AF23 |
| PS_DDR4_DQS1_N | PS_DDR_DQS_N1_504 | AG23 |
| PS_DDR4_DQS2_P | PS_DDR_DQS_P2_504 | AF25 |
| PS_DDR4_DQS2_N | PS_DDR_DQS_N2_504 | AF26 |
| PS_DDR4_DQS3_P | PS_DDR_DQS_P3_504 | AE27 |
| PS_DDR4_DQS3_N | PS_DDR_DQS_N3_504 | AF27 |
| PS_DDR4_DQ0 | PS_DDR_DQ0_504 | OC21 |
| PS_DDR4_DQ1 | PS_DDR_DQ1_504 | AE20 |
| PS_DDR4_DQ2 | PS_DDR_DQ2_504 | OC20 |
| PS_DDR4_DQ3 | PS_DDR_DQ3_504 | AF20 |
| PS_DDR4_DQ4 | PS_DDR_DQ4_504 | AH21 |
| PS_DDR4_DQ5 | PS_DDR_DQ5_504 | AH20 |
| PS_DDR4_DQ6 | PS_DDR_DQ6_504 | AH19 |
| PS_DDR4_DQ7 | PS_DDR_DQ7_504 | AG19 |
| PS_DDR4_DQ8 | PS_DDR_DQ8_504 | AF22 |
| PS_DDR4_DQ9 | PS_DDR_DQ9_504 | AH22 |
| PS_DDR4_DQ10 | PS_DDR_DQ10_504 | AE22 |
| PS_DDR4_DQ11 | PS_DDR_DQ11_504 | OC22 |
| PS_DDR4_DQ12 | PS_DDR_DQ12_504 | AH23 |
| PS_DDR4_DQ13 | PS_DDR_DQ13_504 | AH24 |
| PS_DDR4_DQ14 | PS_DDR_DQ14_504 | AE24 |
| PS_DDR4_DQ15 | PS_DDR_DQ15_504 | AG24 |
| PS_DDR4_DQ16 | PS_DDR_DQ16_504 | AC26 |
| PS_DDR4_DQ17 | PS_DDR_DQ17_504 | OC26 |
| PS_DDR4_DQ18 | PS_DDR_DQ18_504 | OC25 |
| PS_DDR4_DQ19 | PS_DDR_DQ19_504 | OC24 |
| PS_DDR4_DQ20 | PS_DDR_DQ20_504 | AG26 |
| PS_DDR4_DQ21 | PS_DDR_DQ21_504 | AH25 |
| PS_DDR4_DQ22 | PS_DDR_DQ22_504 | AH26 |
| PS_DDR4_DQ23 | PS_DDR_DQ23_504 | AG25 |
| PS_DDR4_DQ24 | PS_DDR_DQ24_504 | AH27 |
| PS_DDR4_DQ25 | PS_DDR_DQ25_504 | AH28 |
| PS_DDR4_DQ26 | PS_DDR_DQ26_504 | AF28 |
| PS_DDR4_DQ27 | PS_DDR_DQ27_504 | AG28 |
| PS_DDR4_DQ28 | PS_DDR_DQ28_504 | AC27 |
| PS_DDR4_DQ29 | PS_DDR_DQ29_504 | OC27 |
| PS_DDR4_DQ30 | PS_DDR_DQ30_504 | OC28 |
| PS_DDR4_DQ31 | PS_DDR_DQ31_504 | AC28 |
| PS_DDR4_DM0 | PS_DDR_DM0_504 | AG20 |
| PS_DDR4_DM1 | PS_DDR_DM1_504 | AE23 |
| PS_DDR4_DM2 | PS_DDR_DM2_504 | AE25 |
| PS_DDR4_DM3 | PS_DDR_DM3_504 | AE28 |
| PS_DDR4_A0 | PS_DDR_A0_504 | W28 |
| PS_DDR4_A1 | PS_DDR_A1_504 | Y28 |
| PS_DDR4_A2 | PS_DDR_A2_504 | AB28 |
| PS_DDR4_A3 | PS_DDR_A3_504 | AA28 |
| PS_DDR4_A4 | PS_DDR_A4_504 | Y27 |
| PS_DDR4_A5 | PS_DDR_A5_504 | AA27 |
| PS_DDR4_A6 | PS_DDR_A6_504 | Y22 |
| PS_DDR4_A7 | PS_DDR_A7_504 | AA23 |
| PS_DDR4_A8 | PS_DDR_A8_504 | AA22 |
| PS_DDR4_A9 | PS_DDR_A9_504 | AB23 |
| PS_DDR4_A10 | PS_DDR_A10_504 | AA25 |
| PS_DDR4_A11 | PS_DDR_A11_504 | AA26 |
| PS_DDR4_A12 | PS_DDR_A12_504 | AB25 |
| PS_DDR4_A13 | PS_DDR_A13_504 | AB26 |
| PS_DDR4_WE_B | PS_DDR_A14_504 | AB24 |
| PS_DDR4_CAS_B | PS_DDR_A15_504 | AC24 |
| PS_DDR4_RAS_B | PS_DDR_A16_504 | AC23 |
| PS_DDR4_ACT_B | PS_DDR_ACT_N_504 | Y23 |
| PS_DDR4_ALERT_B | PS_DDR_ALERT_N_504 | U25 |
| PS_DDR4_BA0 | PS_DDR_BA0_504 | v23 |
| PS_DDR4_BA1 | PS_DDR_BA1_504 | W22 |
| PS_DDR4_BG0 | PS_DDR_BG0_504 | W24 |
| PS_DDR4_CS0_B | PS_DDR_CS_N0_504 | W27 |
| PS_DDR4_ODT0 | PS_DDR_ODT0_504 | U28 |
| PS_DDR4_PARITY | PS_DDR_PARITY_504 | v24 |
| PS_DDR4_RESET_B | PS_DDR_RST_N_504 | U23 |
| PS_DDR4_CLK0_P | PS_DDR_CK0_P_504 | W25 |
| PS_DDR4_CLK0_N | PS_DDR_CK0_N_504 | W26 |
| PS_DDR4_CKE0 | PS_DDR_CKE0_504 | v28 |
AXU2CGB Mae aseiniad pin data ochr PS DDR4 SDRAM yr un fath â
AXU2CGA, aseiniad signal data ychwanegol fel a ganlyn:
| Enw Arwydd | Enw Pin | Rhif Pin |
| PS_DDR4_DQS4_P | PS_DDR_DQS_P4_504 | N23 |
| PS_DDR4_DQS4_N | PS_DDR_DQS_N4_504 | M23 |
| PS_DDR4_DQS5_P | PS_DDR_DQS_P5_504 | L23 |
| PS_DDR4_DQS5_N | PS_DDR_DQS_N5_504 | K23 |
| PS_DDR4_DQS6_P | PS_DDR_DQS_P6_504 | N26 |
| PS_DDR4_DQS6_N | PS_DDR_DQS_N6_504 | N27 |
| PS_DDR4_DQS7_P | PS_DDR_DQS_P7_504 | J26 |
| PS_DDR4_DQS7_N | PS_DDR_DQS_N7_504 | J27 |
| PS_DDR4_DQ32 | PS_DDR_DQ32_504 | T22 |
| PS_DDR4_DQ33 | PS_DDR_DQ33_504 | R22 |
| PS_DDR4_DQ34 | PS_DDR_DQ34_504 | P22 |
| PS_DDR4_DQ35 | PS_DDR_DQ35_504 | N22 |
| PS_DDR4_DQ36 | PS_DDR_DQ36_504 | T23 |
| PS_DDR4_DQ37 | PS_DDR_DQ37_504 | P24 |
| PS_DDR4_DQ38 | PS_DDR_DQ38_504 | R24 |
| PS_DDR4_DQ39 | PS_DDR_DQ39_504 | N24 |
| PS_DDR4_DQ40 | PS_DDR_DQ40_504 | H24 |
| PS_DDR4_DQ41 | PS_DDR_DQ41_504 | J24 |
| PS_DDR4_DQ42 | PS_DDR_DQ42_504 | M24 |
| PS_DDR4_DQ43 | PS_DDR_DQ43_504 | K24 |
| PS_DDR4_DQ44 | PS_DDR_DQ44_504 | J22 |
| PS_DDR4_DQ45 | PS_DDR_DQ45_504 | H22 |
| PS_DDR4_DQ46 | PS_DDR_DQ46_504 | K22 |
| PS_DDR4_DQ47 | PS_DDR_DQ47_504 | L22 |
| PS_DDR4_DQ48 | PS_DDR_DQ48_504 | M25 |
| PS_DDR4_DQ49 | PS_DDR_DQ49_504 | M26 |
| PS_DDR4_DQ50 | PS_DDR_DQ50_504 | L25 |
| PS_DDR4_DQ51 | PS_DDR_DQ51_504 | L26 |
| PS_DDR4_DQ52 | PS_DDR_DQ52_504 | K28 |
| PS_DDR4_DQ53 | PS_DDR_DQ53_504 | L28 |
| PS_DDR4_DQ54 | PS_DDR_DQ54_504 | M28 |
| PS_DDR4_DQ55 | PS_DDR_DQ55_504 | N28 |
| PS_DDR4_DQ56 | PS_DDR_DQ56_504 | J28 |
| PS_DDR4_DQ57 | PS_DDR_DQ57_504 | K27 |
| PS_DDR4_DQ58 | PS_DDR_DQ58_504 | H28 |
| PS_DDR4_DQ59 | PS_DDR_DQ59_504 | H27 |
| PS_DDR4_DQ60 | PS_DDR_DQ60_504 | G26 |
| PS_DDR4_DQ61 | PS_DDR_DQ61_504 | G25 |
| PS_DDR4_DQ62 | PS_DDR_DQ62_504 | K25 |
| PS_DDR4_DQ63 | PS_DDR_DQ63_504 | J25 |
| PS_DDR4_DM4 | PS_DDR_DM4_504 | R23 |
| PS_DDR4_DM5 | PS_DDR_DM5_504 | H23 |
| PS_DDR4_DM6 | PS_DDR_DM6_504 | L27 |
| PS_DDR4_DM7 | PS_DDR_DM7_504 | H26 |
Rhan 4: QSPI Flash
Mae gan fwrdd AXU2CGA/B sglodyn FLASH Quad-SPI 256MBit, y model yw MT25QU256ABA1EW9-0SIT. Mae QSPI FLASH wedi'i gysylltu â phorthladd GPIO BANK500 yn rhan PS y sglodyn ZYNQ. Mae Ffigur 4-1 yn dangos y rhan o QSPI Flash yn y sgematig.
Ffurfweddu Aseiniad Pin Sglodion:
| Enw Arwydd | Enw Pin | Rhif Pin |
| MIO0_QSPI0_SCLK | PS_MIO0_500 | AG15 |
| MIO1_QSPI0_IO1 | PS_MIO1_500 | AG16 |
| MIO2_QSPI0_IO2 | PS_MIO2_500 | AF15 |
| MIO3_QSPI0_IO3 | PS_MIO3_500 | AH15 |
| MIO4_QSPI0_IO0 | PS_MIO4_500 | AH16 |
| MIO5_QSPI0_SS_B | PS_MIO5_500 | OC16 |
Rhan 5: Flash eMMC (Dim ond ar gyfer AXU2CGB)
Mae yna sglodion FLASH eMMC gyda chynhwysedd o 8GB ar y bwrdd AXU2CGB. Mae'r eMMC FLASH wedi'i gysylltu â phorthladd GPIO y BANK500 o'r rhan PS o ZYNQ UltraScale +. Ffigur 5-1 yw sgematig Flash eMMC.
Ffurfweddu Aseiniad Pin Sglodion:
| Enw Arwydd | Enw Pin | Rhif Pin |
| MMC_DAT0 | PS_MIO13_500 | AH18 |
| MMC_DAT1 | PS_MIO14_500 | AG18 |
| MMC_DAT2 | PS_MIO15_500 | AE18 |
| MMC_DAT3 | PS_MIO16_500 | AF18 |
| MMC_DAT4 | PS_MIO17_500 | AC18 |
| MMC_DAT5 | PS_MIO18_500 | AC19 |
| MMC_DAT6 | PS_MIO19_500 | AE19 |
| MMC_DAT7 | PS_MIO20_500 | OC19 |
| MMC_CMD | PS_MIO21_500 | AC21 |
| MMC_CCLK | PS_MIO22_500 | AB20 |
| MMC_RSTN | PS_MIO23_500 | AB18 |
Rhan 6: EEPROM
Mae gan fwrdd datblygu AXU2CGA/B ddarn o EEPROM ar y bwrdd, rhif y model yw 24LC04. Mae signal I2C yr EEPROM wedi'i gysylltu â phorthladd MIO ochr ZYNQ PS. Mae Ffigur 6-1 yn sgematig EEPROM:
Aseiniad Pin EEPROM:
| Enw Arwydd | Enw Pin | Rhif Pin |
| PS_IIC1_SCL | PS_MIO32_501 | J16 |
| PS_IIC1_SDA | PS_MIO33_501 | L16 |
Rhan 7: Rhyngwyneb Arddangos DP
Mae gan fwrdd AXU2CGA/B ryngwyneb arddangos allbwn MINI-math DisplayPort, a ddefnyddir ar gyfer arddangos delwedd fideo, ac mae'n cefnogi allbwn hyd at 4K x 2K@30Fps. Mae signalau TX LANE0 a LANE1 o ZU2CG PS MGT wedi'u cysylltu â'r cysylltydd DP mewn modd signal gwahaniaethol. Mae sianel ategol DisplayPort wedi'i chysylltu â phin MIO y PS. Dangosir y diagram sgematig o'r rhyngwyneb allbwn DP yn Ffigur 7-1:
Mae aseiniad pin rhyngwyneb DisplayPort ZYNQ fel a ganlyn:
| Enw Arwydd | Rhif Pin ZYNQ | Pin ZYNQ Rhif | Disgrifiad |
| GT0_DP_TX_P | PS_MGTTXP3_505 | B23 | Darnau isel o DP Data Trosglwyddo Cadarnhaol |
| GT0_DP_TX_N | PS_MGTTXN3_505 | B24 | Darnau isel o DP Data Trosglwyddo Negyddol |
| GT1_DP_TX_P | PS_MGTTXP2_505 | C25 | Darnau uchel o DP Data Trosglwyddo Cadarnhaol |
| GT1_DP_TX_N | PS_MGTTXN2_505 | C26 | Darnau uchel o DP Data Trosglwyddo Negyddol |
| 505_DP_CLKP | PS_MGTREFCLK2P_50 5 | C21 | DP Cyfeirnod Cloc Cadarnhaol |
| 505_DP_CLKP | PS_MGTREFCLK2N_50 5 | C22 | DP Cyfeirnod Cloc Negyddol |
| DP_AUX_OUT | PS_MIO27 | J15 | DP Allbwn Data Ategol |
| DP_AUX_IN | PS_MIO30 | F16 | DP Mewnbwn Data Atodol |
| DP_OE | PS_MIO29 | G16 | Allbwn Data Atodol DP Galluogi |
| DP_HPD | PS_MIO28 | K15 | DP Mewnosod Signal Canfod |
Rhan 8: Rhyngwyneb USB 3.0
Mae yna 4 rhyngwyneb USB3.0 ar y bwrdd AXU2CGA / B, mae'r rhyngwyneb yn ddull gweithio HOST (Math A), ac mae'r cyflymder trosglwyddo data hyd at 5.0Gb / s. Mae'r rhyngwynebau USB3.0 yn cysylltu sglodion USB PHY allanol a sglodion HUB USB3.0 trwy ryngwyneb ULPI i wireddu cyfathrebu data USB3.0 cyflym.
Dangosir y Sgematig USB yn Ffigur 8-1:
Aseiniad Pin USB:
| Enw Arwydd | Enw Pin | Rhif Pin | Disgrifiad |
| USB_STXP | PS_MGTTXP2_505 | D23 | Trosglwyddo Data USB3.0 Cadarnhaol |
| USB_STXN | PS_MGTTXN2_505 | D24 | Trosglwyddo Data USB3.0 Negyddol |
| USB_SSRXP | PS_MGTRXP2_505 | D27 | Derbyn Data USB3.0 Cadarnhaol |
| USB_SSRXN | PS_MGTRXN2_505 | D28 | Derbyn Data USB3.0 Negyddol |
| 505_USB_CLKP | PS_MGTREFCLK2P_505 | E21 | Cloc Cyfeirnod USB3.0 Cadarnhaol |
| 505_USB_CLKN | PS_MGTREFCLK2N_505 | E22 | Cloc Cyfeirnod USB3.0 Negyddol |
| USB_DATA0 | PS_MIO56 | C16 | Bit2.0 Data USB0 |
| USB_DATA1 | PS_MIO57 | A16 | Bit2.0 Data USB1 |
| USB_DATA2 | PS_MIO54 | F17 | Bit2.0 Data USB2 |
| USB_DATA3 | PS_MIO59 | E17 | Bit2.0 Data USB3 |
| USB_DATA4 | PS_MIO60 | C17 | Bit2.0 Data USB4 |
| USB_DATA5 | PS_MIO61 | D17 | Bit2.0 Data USB5 |
| USB_DATA6 | PS_MIO62 | A17 | Bit2.0 Data USB6 |
| USB_DATA7 | PS_MIO63 | E18 | Bit2.0 Data USB7 |
| USB_STP | PS_MIO58 | F18 | Signal Stop USB2.0 |
| USB_DIR | PS_MIO53 | D16 | Signal Cyfeiriad Data USB2.0 |
| USB_CLK | PS_MIO52 | G18 | Arwydd Cloc USB2.0 |
| USB_NXT | PS_MIO55 | B16 | USB2.0 y Signal Data NESAF |
Rhan 9: Rhyngwyneb Gigabit Ethernet
Mae rhyngwyneb 1 Gigabit Ethernet ar AXU2CGA/B, ac mae'r rhyngwyneb Ethernet ar BANK502 o PS wedi'i gysylltu trwy'r sglodyn GPHY. Mae'r sglodion GPHY yn defnyddio sglodion PHY Ethernet KSZ9031RNXIC o Micrel, a'r Cyfeiriad PHY yw 001. Mae Ffigur 9-1 yn ddiagram sgematig o gysylltiad y sglodion PHY Ethernet ar ochr ZYNQ PS:
Mae aseiniadau pin Gigabit Ethernet fel a ganlyn:
| Enw Arwydd | Enw Pin | Rhif Pin | Disgrifiad |
| PHY1_TXCK | PS_MIO64 | E19 | Cloc Trosglwyddo RGMII |
| PHY1_TXD0 | PS_MIO65 | A18 | Trosglwyddo did data０ |
| PHY1_TXD1 | PS_MIO66 | G19 | Trosglwyddo did data1 |
| PHY1_TXD2 | PS_MIO67 | B18 | Trosglwyddo did data2 |
| PHY1_TXD3 | PS_MIO68 | C18 | Trosglwyddo did data3 |
| PHY1_TXCTL | PS_MIO69 | D19 | Trosglwyddo data Galluogi Signal |
| PHY1_RXCK | PS_MIO70 | C19 | RGMII Derbyn Cloc |
| PHY1_RXD0 | PS_MIO71 | B19 | Derbyn Data Bit0 |
| PHY1_RXD1 | PS_MIO72 | G20 | Derbyn Data Bit1 |
| PHY1_RXD2 | PS_MIO73 | G21 | Derbyn Data Bit2 |
| PHY1_RXD3 | PS_MIO74 | D20 | Derbyn Data Bit3 |
| PHY1_RXCTL | PS_MIO75 | A19 | Derbyn Signal Galluogi Data |
| PHY1_MDC | PS_MIO76 | B20 | Rheoli Cloc MDIO |
| PHY1_MDIO | PS_MIO77 | F20 | Data Rheoli MDIO |
Rhan 10: USB i Borth Cyfresol
Mae rhyngwyneb Uart i USB ar y bwrdd AXU2CGA/B ar gyfer dadfygio system. Mae'r sglodion trosi yn defnyddio'r sglodion USB-UAR o Silicon Labs CP2102, ac mae'r rhyngwyneb USB yn defnyddio'r rhyngwyneb MINI USB. Gellir ei gysylltu â phorthladd USB y PC gyda chebl USB ar gyfer cyflenwad pŵer annibynnol y bwrdd craidd a chyfathrebu data cyfresol. Dangosir y diagram sgematig o ddyluniad cylched USB Uart yn Ffigur 10-1:
USB i borth cyfresol aseiniad pin ZYNQ:
| Enw arwydd | Enw Pin | Rhif Pin | Disgrifiad |
| PS_UART1_TX | PS_MIO24 | AB19 | Allbwn Data PL Uart |
| PS_UART1_RX | PS_MIO25 | AB21 | PL Mewnbwn Data Uart |
Rhan 11: Rhyngwyneb Slot Cerdyn SD
Mae bwrdd AXU2CGA/B yn cynnwys rhyngwyneb cerdyn Micro SD. Mae'r signal SDIO wedi'i gysylltu â signal IO BANK501. Dangosir sgematig y cysylltydd cerdyn SD yn Ffigur 11-1.
Aseiniad pin slot cerdyn SD:
| Enw Arwydd | Enw Pin | Rhif Pin | Disgrifiad |
| SD_CLK | PS_MIO51 | l21 | Signal Cloc SD |
| SD_CMD | PS_MIO50 | M19 | Arwydd Gorchymyn SD |
| SD_D0 | PS_MIO46 | L20 | Data SD0 |
| SD_D1 | PS_MIO47 | H21 | Data SD1 |
| SD_D2 | PS_MIO48 | J21 | Data SD2 |
| SD_D3 | PS_MIO49 | M18 | Data SD3 |
| SD_CD | PS_MIO45 | K20 | Arwydd Canfod Cerdyn SD |
Rhan 12: Rhyngwyneb PCIE
Mae slot PCIE x1 ar y bwrdd AXU2CGA/B ar gyfer cysylltu perifferolion PCIE, ac mae cyflymder cyfathrebu PCIE hyd at 5Gbps. Mae signal PCIE wedi'i gysylltu'n uniongyrchol â LANE0 o drosglwyddydd MGT BANK505 PS. Dangosir y diagram sgematig o ddyluniad PCIE x 1 yn Ffigur 12-1:
Aseiniad Pin Rhyngwyneb PCIE ZYNQ
| Enw Arwydd | Enw Pin | PinRhif | Disgrifiad |
| PCIE_TXP | PS_MGTTXP0_505 | E25 | Trosglwyddo Data PCIE Cadarnhaol |
| PCIE_TXN | PS_MGTTXN0_505 | E26 | Negyddol Trosglwyddo Data PCIE |
| PCIE_RXP | PS_MGTRXP0_505 | F27 | Derbyn Data PCIE Cadarnhaol |
| PCIE_RXN | PS_MGTRXN0_505 | F28 | Derbyn Data PCIE Negyddol |
| PCIE_REFCLK_P | PS_MGTREFCLK0P_505 | F23 | Cloc Cyfeirnod Data PCIE Cadarnhaol |
| PCIE_REFCLK_N | PS_MGTREFCLK0N_505 | F24 | Cloc Cyfeirnod Data PCIE Negyddol |
Rhan 13: Pennawd Ehangu 40-Pin
Mae bwrdd AXU2CGA/B wedi'i gadw gyda dau borthladd ehangu traw safonol 0.1-modfedd J40 a J12, a ddefnyddir i gysylltu'r modiwlau ALINX neu'r gylched allanol a ddyluniwyd gan y defnyddiwr. Mae gan y porthladd ehangu 15 signal, y mae cyflenwad pŵer 40-sianel 1V ohonynt, cyflenwad pŵer 5-sianel 2 V, tir 3.3 sianel, a 3 IO. Peidiwch â chysylltu'r IO yn uniongyrchol â'r ddyfais 34V i osgoi llosgi'r FPGA. Os ydych chi am gysylltu offer 5V, mae angen i chi gysylltu'r sglodyn trosi lefel.
Mae porthladd IO y porthladd ehangu J15 wedi'i gysylltu â sglodion ZYNQ BANK25 a BANK26, a'r safon lefel yw 3.3V. Dangosir diagram sgematig y dyluniad yn Ffigur 13-1:
Pennawd Ehangu J12 Aseiniad Pin ZYNQ
| J12 Pin | Enw Arwydd | Rhif Pin | J12 Pin | Enw Arwydd | Rhif Pin |
| 1 | GND | – | 2 | VCC5V | – |
| 3 | IO1_1N | F7 | 4 | IO1_1P | G8 |
| 5 | IO1_2N | F6 | 6 | IO1_2P | G6 |
| 7 | IO1_3N | D9 | 8 | IO1_3P | E9 |
| 9 | IO1_4N | F5 | 10 | IO1_4P | G5 |
| 11 | IO1_5N | E8 | 12 | IO1_5P | F8 |
| 13 | IO1_6N | D5 | 14 | IO1_6P | E5 |
| 15 | IO1_7N | C4 | 16 | IO1_7P | D4 |
| 17 | IO1_8N | E3 | 18 | IO1_8P | E4 |
| 19 | IO1_9N | F1 | 20 | IO1_9P | G1 |
| 21 | IO1_10N | E2 | 22 | IO1_10P | F2 |
| 23 | IO1_11N | D6 | 24 | IO1_11P | D7 |
| 25 | IO1_12N | B9 | 26 | IO1_12P | C9 |
| 27 | IO1_13N | A4 | 28 | IO1_13P | B4 |
| 29 | IO1_14N | B6 | 30 | IO1_14P | C6 |
| 31 | IO1_15N | A6 | 32 | IO1_15P | A7 |
| 33 | IO1_16N | B8 | 34 | IO1_16P | C8 |
| 35 | IO1_17N | A8 | 36 | IO1_17P | A9 |
| 37 | GND | – | 38 | GND | – |
| 39 | VCC_3V3_BUCK4 | – | 40 | VCC_3V3_BUCK4 | – |
Pennawd Ehangu J15 Aseiniad Pin ZYNQ
| J15 Pin | Enw Arwydd | Rhif Pin | J15 Pin | Enw Arwydd | Rhif Pin |
| 1 | GND | – | 2 | VCC5V | – |
| 3 | IO2_1N | A11 | 4 | IO2_1P | A12 |
| 5 | IO2_2N | A13 | 6 | IO2_2P | B13 |
| 7 | IO2_3N | A14 | 8 | IO2_3P | B14 |
| 9 | IO2_4N | E13 | 10 | IO2_4P | E14 |
| 11 | IO2_5N | A15 | 12 | IO2_5P | B15 |
| 13 | IO2_6N | C13 | 14 | IO2_6P | C14 |
| 15 | IO2_7N | B10 | 16 | IO2_7P | C11 |
| 17 | IO2_8N | D14 | 18 | IO2_8P | D15 |
| 19 | IO2_9N | F11 | 20 | IO2_9P | F12 |
| 21 | IO2_10N | H13 | 22 | IO2_10P | H14 |
| 23 | IO2_11N | G14 | 24 | IO2_11P | G15 |
| 25 | IO2_12N | F10 | 26 | IO2_12P | G11 |
| 27 | IO2_13N | H12 | 28 | IO2_13P | J12 |
| 29 | IO2_14N | J14 | 30 | IO2_14P | K14 |
| 31 | IO2_15N | K12 | 32 | IO2_15P | K13 |
| 33 | IO2_16N | L13 | 34 | IO2_16P | L14 |
| 35 | IO2_17N | G10 | 36 | IO2_17P | H11 |
| 37 | GND | – | 38 | GND | – |
| 39 | VCC_3V3_BUCK4 | – | 40 | VCC_3V3_BUCK4 | – |
Rhan 14: Rhyngwyneb Camera MIPI
Mae yna 2 ryngwyneb MIPI ar y bwrdd AXU2CGA/B ar gyfer cysylltu camerâu MIPI. Mae signal gwahaniaethol MIPI wedi'i gysylltu â HP IO BANK64 a 65, a'r safon lefel yw +1.2V; mae signal rheoli MIPI wedi'i gysylltu â BANK24, a'r safon lefel yw +3.3V. Dangosir y diagram sgematig o ddyluniad porthladd MIPI yn Ffigur 14-1:
Aseiniad Pin Rhyngwyneb MIPI J23
| PIN | Enw Arwydd | Enw Pin ZYNQ | Pin ZYNQRhif | Disgrifiad |
| 1 | GND | – | – | Daear |
| 2 | MIPI1_LAN0_N | IO_L2N_64 | AE8 | Data MIPI 0 Signal N |
| 3 | MIPI1_LAN0_P | IO_L2P_64 | AE9 | Data MIPI 0 Signal P |
| 4 | GND | – | – | Daear |
| 5 | MIPI1_LAN1_N | IO_L3N_64 | AC8 | Data MIPI 1 Signal N |
| 6 | MIPI1_LAN1_P | IO_L3P_64 | AB8 | Data MIPI 1 Signal P |
| 7 | GND | – | – | Daear |
| 8 | MIPI1_CLK_N | IO_L1N_64 | OC9 | Signal Cloc MIPI N |
| 9 | MIPI1_CLK_P | IO_L1P_64 | AC9 | Signal Cloc MIPI P |
| 10 | GND | – | – | Daear |
| 11 | CAM1_GPIO | IO_L2N_24 | AH14 | IO Signal Rheoli |
| 12 | CAM1_CLK | IO_L3P_24 | AG13 | Cloc Signal Rheoli |
| 13 | CAM1_SCL | IO_L3N_24 | AH13 | SCL Signal Rheoli |
| 14 | CAM1_SDA | IO_L4P_24 | AE13 | Arwyddion Rheoli SDA |
| 15 | VCC_3V3 | – | – | Cyflenwad Pŵer 3.3V |
Aseiniad Pin Rhyngwyneb MIPI J24
| PIN | Enw Arwydd | Enw Pin ZYNQ | Pin ZYNQRhif | Disgrifiad |
| 1 | GND | – | – | Daear |
| 2 | MIPI2_LAN0_N | IO_L2N_65 | V9 | Data MIPI 0 Signal N |
| 3 | MIPI2_LAN0_P | IO_L2P_65 | U9 | Data MIPI 0 Signal P |
| 4 | GND | – | – | Daear |
| 5 | MIPI2_LAN1_N | IO_L3N_65 | V8 | Data MIPI 1 Signal N |
| 6 | MIPI2_LAN1_P | IO_L3P_65 | U8 | Data MIPI 1 Signal P |
| 7 | GND | – | – | Daear |
| 8 | MIPI2_CLK_N | IO_L1N_65 | Y8 | Signal Cloc MIPI N |
| 9 | MIPI2_CLK_P | IO_L1P_65 | W8 | Signal Cloc MIPI P |
| 10 | GND | – | – | Daear |
| 11 | CAM2_GPIO | IO_L5P_24 | OC15 | IO Signal Rheoli |
| 12 | CAM2_CLK | IO_L6P_24 | AC14 | Cloc Signal Rheoli |
| 13 | CAM2_SCL | IO_L5N_24 | OC14 | SCL Signal Rheoli |
| 14 | CAM2_SDA | IO_L6N_24 | AC13 | Arwyddion Rheoli SDA |
| 15 | VCC_3V3 | – | – | Cyflenwad Pŵer 3.3V |
Rhan 15: JTAG Porth dadfygio
Mae'r 10-pin JTAG Mae'r rhyngwyneb wedi'i gadw ar fwrdd AXU2CGA/B ar gyfer lawrlwytho rhaglenni ZYNQ UltraScale+ neu raglenni cadarnwedd i FLASH. Diffiniad pin o JTAG yn cael ei ddangos yn y ffigwr isod
Rhan 16: Cyfluniad Switch DIP
Mae switsh DIP 4-digid SW1 ar fwrdd datblygu FPGA i ffurfweddu modd cychwyn y system ZYNQ. Mae platfform datblygu system AXU2CGA/B yn cefnogi 4 dull cychwyn. Y 4 dull cychwyn yw JTAG modd dadfygio, modd cychwyn cerdyn QSPI FLASH, EMMC a SD2.0. Ar ôl i'r sglodyn ZU3EG gael ei bweru ymlaen, bydd yn canfod lefel (PS_MODE0 ~ 3) i bennu'r modd cychwyn. Gall y defnyddiwr ddewis gwahanol ddulliau cychwyn trwy'r switsh DIP SW1 ar y bwrdd ehangu. Dangosir cyfluniad modd cychwyn SW1 yn y tabl canlynol 16-1.
Tabl 16-1: Cyfluniad modd cychwyn SW1
Rhan 17: LEDs
Mae yna 4 golau dangosydd defnyddiwr, 4 ALLWEDD rheoli defnyddiwr, a KET ailosod ar y bwrdd AXU2CGA/B. Mae 4 dangosydd defnyddiwr a 4 ALLWEDD defnyddiwr i gyd wedi'u cysylltu ag IO BANK24. Dangosir y diagram sgematig o'r cysylltiad caledwedd golau LED yn Ffigur 17-1:
LED ac Aseiniad Pin Allweddol:
| Enw Arwydd | Enw Pin | Rhif Pin |
| LED1 | IO_L9N_24 | W13 |
| LED2 | IO_L12P_24 | Y12 |
| LED3 | IO_L12N_24 | AA12 |
| LED4 | IO_L7N_24 | AB13 |
| ALLWEDDOL1 | IO_L7P_24 | AA13 |
| ALLWEDDOL2 | IO_L1N_24 | AE14 |
| ALLWEDDOL3 | IO_L1P_24 | AE15 |
| ALLWEDDOL4 | IO_L2P_24 | AG14 |
Rhan 18: Cloc System
Mae'r bwrdd yn darparu clociau cyfeirio ar gyfer y gylched RTC, system PS, a rhannau rhesymeg PL. Y cloc RTC yw 32.768, cloc y system PS yw 33.3333Mhz, a'r cloc diwedd PL yw 25Mhz. Dangosir y diagram sgematig o ddyluniad cylched y cloc yn Ffigur 18-1:
Aseiniad Pin Cloc
| Enw Arwydd | Enw Pin | Rhif Pin |
| PL_REF_CLK | IO_L8P_44 | AB11 |
Lefel PL_REF_CLK yw +1.8V.
Rhan 19: Rhyngwyneb Fan Customized ALINX
Mae'r gefnogwr yn cael ei bweru gan 12V, a gellir addasu'r cyflymder trwy'r signal FAN_PWM. Bydd y bwrdd hwn yn dod â heatsink ar fai, os oes angen y gefnogwr hwn arnoch, prynwch ef ar wahân.
| Enw Arwydd | Enw Pin | Rhif Pin |
| FAN_PWM | IO_L11P_24 | W12 |
Rhan 20: Mewnbwn Pŵer
Mae mewnbwn pŵer AXU2CGA/B yn addasydd gyda DC12V a cherrynt 2A. Dangosir y rhyngwyneb pŵer yn y ffigur isod
Rhan 21: Dimensiwn Maint y Bwrdd
Dogfennau / Adnoddau
 |
Bwrdd Craidd FPGA ALINX ACU3EG ZYNQ UltraScale Plus [pdfLlawlyfr Defnyddiwr ACU3EG, AXU3EG, ACU3EG ZYNQ UltraScale Plus FPGA Core Board, ZYNQ UltraScale Plus FPGA Core Board, UltraScale Plus FPGA Core Board, FPGA Core Board, Core Board, Board |
